Задержка строба адреса столбца , также называемая задержкой CAS или CL , представляет собой задержку в тактах между командой READ и моментом доступности данных. [1] [2] В асинхронном DRAM интервал указывается в наносекундах (абсолютное время). [3] В синхронной DRAM интервал указывается в тактовых циклах. Поскольку задержка зависит от количества тактов, а не от абсолютного времени, фактическое время реакции модуля SDRAM на событие CAS может варьироваться в зависимости от использования одного и того же модуля, если тактовая частота различается.
Динамическая оперативная память расположена в виде прямоугольного массива. Каждая строка выделяется горизонтальной строкой слов . Отправка логического высокого сигнала по заданной строке позволяет МОП-транзисторам , присутствующим в этой строке, подключать каждый запоминающий конденсатор к соответствующей вертикальной битовой линии . Каждая битовая линия подключена к усилителю считывания , который усиливает небольшое изменение напряжения, создаваемое накопительным конденсатором. Этот усиленный сигнал затем выводится из микросхемы DRAM, а также возвращается вверх по битовой линии для обновления строки.
Когда ни одна строка слов не активна, массив простаивает, а строки битов удерживаются в предварительно заряженном состоянии [4] с напряжением, находящимся посередине между высоким и низким напряжением. Этот неопределенный сигнал отклоняется в сторону высокого или низкого уровня накопительным конденсатором, когда строка становится активной.
Для доступа к памяти сначала необходимо выбрать строку и загрузить ее в усилители считывания. Затем эта строка становится активной, и столбцы могут быть доступны для чтения или записи.
Задержка CAS — это задержка между моментом, когда адрес столбца и строб- сигнал адреса столбца подаются в модуль памяти, и временем, когда соответствующие данные становятся доступными из модуля памяти. Нужная строка уже должна быть активной; если это не так, требуется дополнительное время.
Например, типичный модуль памяти SDRAM емкостью 1 ГиБ может содержать восемь отдельных микросхем DRAM по одному Гибибиту , каждый из которых предлагает 128 МБ дискового пространства. Каждый чип внутри разделен на восемь банков по 2 27 =128 Мбит , каждый из которых составляет отдельный массив DRAM. Каждый банк содержит 2 14 =16384 строк по 2 13 =8192 бита в каждой. Доступ к одному байту памяти (от каждого чипа; всего 64 бита от всего модуля DIMM) осуществляется путем указания 3-битного номера банка, 14-битного адреса строки и 13-битного адреса столбца. [ нужна цитата ]
При использовании асинхронной DRAM доступ к памяти осуществлялся контроллером памяти на шине памяти на основе установленного времени, а не тактовой частоты, и был отделен от системной шины. [3] Однако синхронная DRAM имеет задержку CAS, которая зависит от тактовой частоты. Соответственно, задержка CAS модуля памяти SDRAM указывается в тактах, а не в абсолютном времени. [ нужна цитата ]
Поскольку модули памяти имеют несколько внутренних банков, и данные могут выводиться из одного во время задержки доступа к другому, выходные контакты могут быть заняты на 100% независимо от задержки CAS посредством конвейерной обработки ; максимально достижимая пропускная способность определяется исключительно тактовой частотой. К сожалению, эта максимальная пропускная способность может быть достигнута только в том случае, если адрес считываемых данных известен заранее; если адрес данных, к которым осуществляется доступ, непредсказуем, могут возникнуть остановки конвейера , что приведет к потере пропускной способности. Для совершенно неизвестного доступа к памяти (случайный доступ AKA) соответствующая задержка — это время закрытия любой открытой строки плюс время открытия нужной строки, за которым следует задержка CAS для чтения данных из нее. Однако из-за пространственной локальности часто можно получить доступ к нескольким словам в одной строке. В этом случае затраченное время CAS определяет только затраченное время.
Поскольку задержки CAS в современных модулях DRAM указываются в тактах, а не во времени, при сравнении задержек на разных тактовых частотах задержки необходимо переводить в абсолютное время, чтобы сделать справедливое сравнение; более высокая числовая задержка CAS все равно может быть меньше, если часы работают быстрее. Аналогичным образом, у модуля памяти, частота которого снижена , можно уменьшить количество циклов задержки CAS, чтобы сохранить то же время задержки CAS. [ нужна цитата ]
ОЗУ с двойной скоростью передачи данных (DDR) выполняет две передачи за такт, и это обычно описывается этой скоростью передачи. Поскольку задержка CAS определяется в тактовых циклах, а не в передачах (которые происходят как по нарастающему, так и по спадающему фронту тактового сигнала), важно убедиться, что для передачи данных используется именно тактовая частота (половина скорости передачи). вычислить время задержки CAS. [ нужна цитата ]
Еще одним усложняющим фактором является использование пакетной передачи. Современный микропроцессор может иметь размер строки кэша 64 байта, и для заполнения требуется восемь передач из 64-битной (восемь байт) памяти. Задержка CAS позволяет точно измерить только время передачи первого слова памяти; время передачи всех восьми слов также зависит от скорости передачи данных. К счастью, процессору обычно не нужно ждать всех восьми слов; Пакет обычно отправляется в первом порядке критического слова , и первое критическое слово может быть немедленно использовано микропроцессором.
В таблице ниже скорости передачи данных указаны в миллионах передач, также известных как мегапередачи , в секунду (МТ/с), а тактовые частоты указаны в МГц, миллионах циклов в секунду.