stringtranslate.com

Трехмерная интегральная схема

Трехмерная интегральная схема ( 3D IC ) представляет собой интегральную схему (ИС) МОП (металл-оксид-полупроводник), изготовленную путем штабелирования до 16 или более ИС и их вертикального соединения с использованием, например, сквозных кремниевых переходных отверстий (TSV). или соединения Cu-Cu, чтобы они вели себя как единое устройство и обеспечивали повышение производительности при пониженной мощности и меньшей занимаемой площади, чем традиционные двумерные процессы. 3D IC — одна из нескольких схем 3D-интеграции, которые используют направление z для достижения преимуществ электрических характеристик в микроэлектронике и наноэлектронике .

3D-интегральные схемы можно классифицировать по уровню иерархии межсоединений на глобальном ( корпус ), промежуточном (контактная площадка) и локальном ( транзистор ) уровне. [1] В целом, 3D-интеграция — это широкий термин, включающий в себя такие технологии, как 3D-упаковка на уровне пластины (3DWLP); Интеграция на основе 2.5D и 3D интерпозеров; 3D-интегральные схемы (3D-SIC); 3D-гетерогенная интеграция; и интеграция 3D-систем.; [2] [3] а также настоящие монолитные 3D-ИС.

Международные организации, такие как Комитет Jisso Technology Roadmap (JIC) и International Technology Roadmap for Semiconductors (ITRS), работали над классификацией различных технологий 3D-интеграции для дальнейшего установления стандартов и дорожных карт 3D-интеграции. [4] С 2010-х годов 3D-ИС широко используются во флэш-памяти NAND и в мобильных устройствах .

Типы

3D-ИС против 3D-упаковки

3D-упаковка относится к схемам 3D-интеграции, которые основаны на традиционных методах соединения, таких как соединение проводов и переворачивание чипов , для достижения вертикальной укладки. 3D-упаковку можно разделить на 3D- систему в упаковке (3D SiP) и 3D- упаковку на уровне пластины (3D WLP). 3D SiP, которые уже некоторое время находятся в массовом производстве и имеют хорошо налаженную инфраструктуру, включают в себя многослойные кристаллы памяти, соединенные между собой проводными соединениями, а также конфигурации «пакет на упаковке » (PoP), соединенные между собой с помощью проводных соединений или технологии перевернутых кристаллов. PoP используется для вертикальной интеграции разрозненных технологий. 3D WLP использует процессы уровня пластины, такие как слои перераспределения (RDL) и процессы смещения пластин, для формирования межсоединений.

2.5D- интерпозер — это 3D-WLP, который соединяет рядом друг с другом кристаллы на кремниевом, стеклянном или органическом интерпозере с помощью кремниевых переходных отверстий (TSV) и RDL. Во всех типах 3D-упаковок микросхемы в корпусе обмениваются данными с помощью внешней сигнализации, как если бы они были установлены в отдельных корпусах на обычной печатной плате. Промежуточный элемент может быть изготовлен из кремния и находится под кристаллами, которые он соединяет вместе. Конструкцию можно разделить на несколько штампов, а затем с помощью микровыступов установить на переходник. [5] [6] [7]

3D-ИС можно разделить на 3D-стекированные ИС (3D SIC), которые относятся к передовым технологиям упаковки [8] [9] [10] стекирования микросхем ИС с использованием межсоединений TSV, и монолитные 3D-ИС, в которых используются потрясающие процессы для реализации 3D-межсоединений при локальные уровни иерархии внутрикристальной проводки, как это установлено ITRS, это приводит к прямым вертикальным соединениям между уровнями устройства. Первые примеры монолитного подхода можно увидеть в устройствах Samsung 3D V-NAND . [11]

По состоянию на 2010-е годы пакеты 3D IC широко используются для флэш-памяти NAND в мобильных устройствах . [12]

Один хозяин умирает и трое рабов умирают

3D SiC

Рынку цифровой электроники требуется полупроводниковый чип памяти более высокой плотности для работы с недавно выпущенными компонентами ЦП , и в качестве решения этой проблемы была предложена технология наложения нескольких кристаллов. JEDEC сообщила о будущей технологии DRAM , включая план укладки кристаллов «3D SiC», на «Форуме серверной памяти», 1–2 ноября 2011 г., Санта-Клара, Калифорния. В августе 2014 года Samsung Electronics начала производство модулей SDRAM  емкостью 64 ГБ для серверов на основе новой памяти DDR4 (двойная скорость передачи данных 4) с использованием пакетной технологии 3D TSV. [13] Новые предложенные стандарты для трехмерной стековой DRAM включают Wide I/O, Wide I/O 2, Hybrid Memory Cube , High Bandwidth Memory .

Монолитные 3D-ИС

Настоящие монолитные 3D-ИС строятся слоями на одной полупроводниковой пластине , которая затем нарезается на 3D-ИС. Имеется только одна подложка, поэтому нет необходимости в выравнивании, утончении, склеивании или сквозных кремниевых переходах . В целом, монолитные 3D-ИС все еще являются развивающейся технологией, и большинство считает, что до их производства осталось несколько лет.

Ограничения по температуре процесса можно устранить, разделив производство транзисторов на два этапа. Высокотемпературная фаза, которая выполняется перед переносом слоя, за которым следует перенос слоя с использованием ионной резки, также известный как перенос слоя, который использовался для производства пластин кремния на изоляторе (SOI) в течение последних двух десятилетий. Несколько тонких (в масштабе 10–100 нанометров) слоев практически бездефектного кремния можно создать с помощью низкотемпературных (<400 °C) методов соединения и скола и разместить поверх схемы активного транзистора. Затем следует доработать транзисторы с помощью процессов травления и осаждения. Эта монолитная технология 3D-ИС была исследована в Стэнфордском университете в рамках гранта, спонсируемого DARPA . CEA-Leti также разработала монолитные подходы к 3D IC, называемые последовательными 3D IC. В 2014 году французский исследовательский институт представил CoolCube™ — низкотемпературную технологическую схему, которая открывает путь к 3DVLSI. [14]

В Стэнфордском университете исследователи разработали монолитные 3D-ИС, используя структуры углеродных нанотрубок (УНТ) вместо кремния, используя процессы низкотемпературного переноса УНТ в масштабе пластины, которые можно выполнять при 120 ° C. [15]

Технологии производства 3D SiCs

Существует несколько методов трехмерного проектирования ИС, включая методы рекристаллизации и соединения пластин. Существует два основных типа соединения пластин: соединения Cu-Cu (соединения медь-медь между многослойными микросхемами, используемые в TSV) [16] [17] и сквозные кремниевые переходы (TSV). В 3D-ИС с TSV могут использоваться микровыступы припоя, небольшие шарики припоя, в качестве интерфейса между двумя отдельными кристаллами в 3D-ИС. [18] По состоянию на 2014 год был выпущен ряд продуктов памяти, таких как High Bandwidth Memory (HBM) и Hybrid Memory Cube , которые реализуют стекирование 3D IC с TSV. Существует ряд ключевых подходов к стекированию, которые реализуются и исследуются. К ним относятся «матрица-к-матрице», «матрица-пластина» и «пластина-пластина».

Смерть на смерть
Электронные компоненты собираются на нескольких кристаллах, которые затем выравниваются и соединяются. Утончение и создание TSV можно выполнять до или после бондинга. Одним из преимуществ метода «матрица к кубику» является то, что каждый компонент кубика можно проверить первым, чтобы один плохой кубик не испортил всю стопку. [19] Более того, каждый кристалл в 3D-ИС может быть заранее объединен в группы, чтобы их можно было смешивать и согласовывать для оптимизации энергопотребления и производительности (например, сопоставление нескольких кристаллов из области процесса с низким энергопотреблением для мобильного приложения).
Die-to-Wafer
Электронные компоненты построены на двух полупроводниковых пластинах. Одна вафля нарезана кубиками; отдельные кубики выравниваются и прикрепляются к местам кристалла второй пластины. Как и в методе «пластина на пластине», утонение и создание TSV выполняются либо до, либо после склеивания. Перед бросанием кубиков в стопки можно добавить дополнительный кубик. [20]
От пластины к пластине
Электронные компоненты строятся на двух или более полупроводниковых пластинах , которые затем выравниваются, соединяются и нарезаются кубиками в 3D-ИС. Каждая пластина может быть утончена до или после склеивания. Вертикальные соединения либо встроены в пластины перед склеиванием, либо создаются в стопке после скрепления. Эти « сквозные кремниевые переходы » (TSV) проходят через кремниевую подложку(и) между активными слоями и/или между активным слоем и внешней контактной площадкой. Соединение между пластинами может снизить выход продукции, поскольку, если какой-либо 1 из N чипов в 3D-ИС неисправен, вся 3D-ИС будет дефектной. Более того, пластины должны быть одинакового размера, но многие экзотические материалы (например, III-V) производятся на пластинах гораздо меньшего размера, чем CMOS-логика или DRAM (обычно 300 мм), что усложняет гетерогенную интеграцию.

Преимущества

В то время как традиционные процессы масштабирования КМОП улучшают скорость распространения сигнала, масштабирование с помощью современных технологий производства и проектирования микросхем становится все более сложным и дорогостоящим, отчасти из-за ограничений по плотности мощности, а отчасти потому, что межсоединения не становятся быстрее, чем транзисторы. [21] 3D-интегральные схемы решают проблему масштабирования путем объединения 2D-матриц и соединения их в 3-м измерении. Это обещает ускорить связь между многоуровневыми чипами по сравнению с планарной компоновкой. [22] 3D-ИС обещают множество существенных преимуществ, в том числе:

След
Больше функциональности вписывается в небольшое пространство. Это расширяет закон Мура и позволяет создать новое поколение крошечных, но мощных устройств.
Расходы
Разделение большого чипа на несколько меньших кристаллов с помощью 3D-стекинга может повысить производительность и снизить стоимость изготовления, если отдельные кристаллы тестируются отдельно. [23] [24]
Гетерогенная интеграция
Слои схемы могут быть созданы с помощью разных процессов или даже на разных типах пластин. Это означает, что компоненты можно оптимизировать в гораздо большей степени, чем если бы они были собраны вместе на одной пластине. Более того, компоненты несовместимого производства могут быть объединены в одну 3D-ИС. [25] [3]
Более короткое межсоединение
Средняя длина провода уменьшена. Обычные цифры, сообщаемые исследователями, составляют порядка 10–15%, но это снижение в основном относится к более длинным межсоединениям, что может в большей степени повлиять на задержку цепи. Учитывая, что 3D-провода имеют гораздо более высокую емкость, чем обычные встроенные провода, задержка в цепи может улучшиться, а может и не улучшиться.
Власть
Хранение сигнала на кристалле может снизить его энергопотребление в 10–100 раз. [26] Более короткие провода также снижают энергопотребление за счет уменьшения паразитной емкости . [27] Сокращение энергопотребления приводит к меньшему выделению тепла, увеличению срока службы батареи и снижению эксплуатационных расходов.
Дизайн
Вертикальный размер добавляет возможность подключения более высокого порядка и открывает новые возможности дизайна. [3]
Безопасность цепи
3D-интеграция может обеспечить безопасность за счет неясности ; многоуровневая структура усложняет попытки обратного проектирования схемы. Чувствительные схемы также могут быть разделены между уровнями таким образом, чтобы скрыть функцию каждого уровня. [28] Более того, 3D-интеграция позволяет интегрировать специальные функции, подобные системному монитору , на отдельных уровнях. [3] Целью здесь является реализация своего рода аппаратного межсетевого экрана для любых стандартных компонентов/чипов, которые будут отслеживаться во время выполнения, стремясь защитить всю электронную систему от атак во время выполнения, а также от вредоносных модификаций оборудования.
Пропускная способность
3D-интеграция позволяет использовать большое количество вертикальных отверстий между слоями. Это позволяет создавать шины с широкой полосой пропускания между функциональными блоками на разных уровнях. Типичным примером может служить трехмерный стек процессор+память, в котором кэш-память расположена поверх процессора. Такое расположение позволяет использовать шину между кэшем и процессором намного шире, чем обычные 128 или 256 бит. [29] Широкие шины, в свою очередь, решают проблему стены памяти . [30]

Проблемы

Поскольку эта технология является новой, она сопряжена с новыми проблемами, в том числе:

Расходы
Хотя стоимость является преимуществом по сравнению с масштабированием, она также считается проблемой коммерциализации 3D-ИС в основных потребительских приложениях. Однако работа по решению этой проблемы ведется. Хотя 3D-технология является новой и довольно сложной, стоимость производственного процесса на удивление проста, если разбить ее на действия, составляющие весь процесс. Анализируя комбинацию видов деятельности, лежащих в основе, можно определить драйверы затрат. Как только причины затрат определены, становится менее сложной задачей определить, откуда берется большая часть затрат и, что более важно, где затраты можно снизить. [31]
Урожай
Каждый дополнительный этап производства увеличивает риск возникновения дефектов. Чтобы 3D-ИС были коммерчески жизнеспособными, дефекты можно устранить или допустить, либо можно улучшить плотность дефектов. [32] [33]
Нагревать
Тепло, накапливающееся внутри штабеля, должно рассеиваться. Это неизбежная проблема, поскольку электрическая близость коррелирует с тепловой близостью. Конкретные тепловые точки должны управляться более тщательно.
Сложность дизайна
Чтобы в полной мере воспользоваться преимуществами 3D-интеграции, необходимы сложные методы проектирования и новые инструменты САПР . [34]
Накладные расходы, введенные TSV
TSV большие по сравнению с воротами и ударными планами этажей . В узле, изготовленном по технологии 45 нм, занимаемая площадь TSV размером 10×10 мкм сравнима с площадью примерно 50 вентилей. [35] Кроме того, технологичность требует посадочных площадок и защитных зон, которые еще больше увеличивают занимаемую площадь TSV. В зависимости от выбора технологии TSV блокируют некоторое подмножество ресурсов макета. [35] TSV по принципу «первый переход» изготавливаются до металлизации, поэтому занимают слой устройства и создают препятствия при размещении. ТСВ Via-last изготавливаются после металлизации и проходят через чип. Таким образом, они занимают как устройство, так и металлические слои, что приводит к появлению препятствий при размещении и трассировке. Хотя обычно ожидается, что использование TSV уменьшит длину проводов, это зависит от количества TSV и их характеристик. [35] Кроме того, степень детализации разделения между кристаллами влияет на длину провода. Обычно он уменьшается для умеренной (блоки с 20–100 модулями) и грубой (разделение на уровне блоков) степени детализации, но увеличивается для мелкой (разделение на уровне шлюза) детализации. [35]
Тестирование
Для достижения высокой общей производительности и снижения затрат необходимо проводить отдельные испытания независимых матриц. [33] [36] Однако тесная интеграция между соседними активными слоями в 3D-ИС влечет за собой значительное количество межсоединений между различными секциями одного и того же схемного модуля, которые были разделены на разные кристаллы. Помимо огромных накладных расходов, связанных с обязательными TSV, разделы такого модуля, например умножитель, не могут быть независимо протестированы обычными методами. Это особенно относится к критичным по времени путям, проложенным в 3D.
Отсутствие стандартов
Существует несколько стандартов проектирования, производства и упаковки 3D-ИС на основе TSV, хотя эта проблема решается. [37] [38] Кроме того, изучается множество вариантов интеграции, таких как via-last, via-first, via-middle; [39] интерпозеры [40] или прямое соединение; и т. д.
Гетерогенная интеграция цепочки поставок
В гетерогенно интегрированных системах задержка одной детали от одного из разных поставщиков деталей приводит к задержке поставки всего продукта и, таким образом, к задержке доходов каждого из поставщиков деталей 3D-ИС.
Отсутствие четко определенного права собственности
Неясно, кто должен владеть интеграцией и упаковкой/сборкой 3D-ИС. Это могут быть сборочные предприятия, такие как ASE , или производители OEM- продуктов .

Стили дизайна

В зависимости от степени детализации разделения можно выделить разные стили дизайна. Интеграция на уровне шлюзов сталкивается с множеством проблем и в настоящее время кажется менее практичной, чем интеграция на уровне блоков. [41]

Интеграция на уровне шлюза
Этот стиль разделяет стандартные ячейки между несколькими штампами. Это обещает сокращение длины проводов и большую гибкость. Однако сокращение длины проводов может быть подорвано, если не будут сохранены модули определенного минимального размера. С другой стороны, его отрицательные последствия включают огромное количество необходимых TSV для межсоединений. Этот стиль проектирования требует 3D- инструментов размещения и маршрутизации , которые пока недоступны. Кроме того, разделение проектного блока на несколько штампов означает, что он не может быть полностью протестирован перед укладкой штампов. После укладки штампов (тестирование после склеивания) один вышедший из строя штамп может привести в негодность несколько хороших штампов, что снижает производительность. Этот стиль также усиливает влияние вариаций процесса , особенно вариаций между кристаллами. Фактически, 3D-макет может дать худшие результаты, чем та же схема, созданная в 2D, вопреки первоначальному обещанию интеграции 3D-ИС. [42] Кроме того, этот стиль проектирования требует перепроектирования доступной интеллектуальной собственности, поскольку существующие блоки IP и инструменты EDA не обеспечивают 3D-интеграцию.
Интеграция на уровне блоков
Этот стиль назначает целые блоки дизайна отдельным штампам. Блоки проектирования включают в себя большую часть соединений списка соединений и связаны небольшим количеством глобальных межсоединений. Таким образом, интеграция на уровне блоков обещает снизить накладные расходы TSV. Сложные 3D-системы, объединяющие разнородные кристаллы, требуют отдельных производственных процессов на разных технологических узлах для быстрой и маломощной случайной логики, нескольких типов памяти, аналоговых и радиочастотных схем и т. д. Таким образом, интеграция на уровне блоков, которая позволяет разделять и оптимизировать производственные процессы, кажется решающей. для 3D-интеграции. Более того, этот стиль может облегчить переход от текущего 2D-проектирования к 3D-проектированию микросхем. По сути, инструменты с поддержкой 3D необходимы только для разделения и термического анализа. [43] Отдельные штампы будут спроектированы с использованием (адаптированных) 2D-инструментов и 2D-блоков. Это мотивировано широкой доступностью надежных IP-блоков. Вместо перепроектирования IP-блоков и встраивания TSV удобнее использовать доступные 2D-блоки IP и размещать обязательные TSV в незанятом пространстве между блоками. [41] Структуры , разработанные для обеспечения тестируемости, являются ключевым компонентом IP-блоков и поэтому могут использоваться для облегчения тестирования 3D-ИС. Кроме того, критические пути в основном могут быть встроены в 2D-блоки, что ограничивает влияние TSV и вариаций между кристаллами на производительность производства. Наконец, современный дизайн чипов часто требует внесения инженерных изменений в последнюю минуту . Ограничение влияния таких изменений на отдельные штампы имеет важное значение для ограничения затрат.

История

Через несколько лет после того, как Мохамед Аталла в Bell Labs в 1960 году впервые предложил микросхему МОП-интегральной схемы (МОП-ИС) , [44] концепция трехмерной МОП-интегральной схемы была предложена исследователями из Texas Instruments Робертом У. Хейсти и Роулендом Э. Джонсон и Эдвард В. Мехал в 1964 году . [46]

Компания Arm выпустила чип для тестирования 3D-логики высокой плотности [47] , а Intel со своей упаковкой 3D-логического чипа Foveros планирует поставлять процессоры, использующие его. [48]

Демонстрации (1983–2012 гг.)

Япония (1983–2005)

3D-ИС впервые были успешно продемонстрированы в 1980-х годах в Японии , где исследования и разработки (НИОКР) в области 3D-ИС были начаты в 1981 году с «Проекта исследований и разработок трехмерных элементов схемы» Ассоциацией исследований и разработок будущих (новых) электронных устройств. [49] Первоначально исследовались две формы проектирования 3D-ИС: рекристаллизация и соединение пластин , причем самые ранние успешные демонстрации проводились с использованием рекристаллизации. [17] В октябре 1983 года исследовательская группа Fujitsu , в которую входили С. Кавамура, Нобуо Сасаки и Т. Иваи, успешно изготовила трехмерную комплементарную интегральную схему металл-оксид-полупроводник (КМОП) с использованием перекристаллизации лазерным лучом. Он представлял собой конструкцию, в которой транзистор одного типа изготавливается непосредственно над транзистором противоположного типа, с отдельными затворами и изолятором между ними. Двойной слой пленки из нитрида кремния и фосфоросиликатного стекла (PSG) использовался в качестве промежуточного изолирующего слоя между верхним и нижним устройствами. Это послужило основой для реализации многослойного 3D-устройства, состоящего из вертикально расположенных транзисторов с отдельными затворами и изолирующим слоем между ними. [50] В декабре 1983 года та же исследовательская группа Fujitsu изготовила 3D-интегральную схему с КМОП-структурой «кремний на изоляторе» (SOI). [51] В следующем году они изготовили 3D- вентильную матрицу с вертикально расположенной двойной структурой КНИ/КМОП с использованием лучевой рекристаллизации. [52]

В 1986 году исследователи Mitsubishi Electric Йоичи Акасака и Тадаси Нишимура изложили основные концепции и предложили технологии для 3D-ИС. [53] [54] В следующем году исследовательская группа Mitsubishi, в которую входили Нисимура, Акасака и выпускник Университета Осаки Ясуо Иноуэ, изготовила процессор сигналов изображения (ISP) на 3D-ИС с набором фотосенсоров и аналого-цифровых преобразователей CMOS. , арифметико-логические устройства (АЛУ) и сдвиговые регистры, расположенные в трехслойной структуре. [55] В 1989 году исследовательская группа NEC под руководством Ёсихиро Хаяши изготовила 3D-ИС с четырехслойной структурой с помощью кристаллизации лазерным лучом. [56] [53] В 1990 году исследовательская группа Matsushita , в которую входили К. Ямазаки, Ю. Ито и А. Вада, изготовила параллельный процессор обработки изображений на четырехслойной 3D-ИС со сформированными слоями SOI ( кремний на изоляторе ). путем лазерной рекристаллизации и четырех слоев, состоящих из оптического датчика , детектора уровня, памяти и АЛУ. [57]

Наиболее распространенной формой проектирования 3D-ИС является соединение пластин. [17] Соединение пластин первоначально называлось «интегральная схема с кумулятивной связью» (CUBIC), разработка которого началась в 1981 году с «Проекта исследований и разработок трехмерных элементов схемы» в Японии и была завершена в 1990 году исследовательской группой NEC Йошихиро Хаяши, которая продемонстрировала метод где несколько тонкопленочных устройств соединены вместе, что позволяет создать большое количество слоев устройства. Они предложили изготавливать отдельные устройства на отдельных пластинах, уменьшать толщину пластин, обеспечивать передний и задний выводы и соединять утонченные кристаллы друг с другом. Они использовали технологию CUBIC для изготовления и тестирования устройства с двумя активными слоями сверху вниз, имеющего нижний слой из объемного Si NMOS FET и утонченный верхний слой NMOS FET, а также предложили технологию CUBIC, которая могла бы изготавливать 3D-ИС с более чем три активных слоя. [53] [49] [58]

Первые многослойные 3D-микросхемы, изготовленные по технологии сквозного кремниевого перехода (TSV), были изобретены в Японии в 1980-х годах. Hitachi подала патент в Японии в 1983 году, а затем Fujitsu в 1984 году. В 1986 году японский патент, поданный Fujitsu, описал многослойную структуру микросхем с использованием TSV. [49] В 1989 году Мицумаса Койонаги из Университета Тохоку впервые применил технику соединения пластин с пластинами с помощью TSV, которую он использовал для изготовления 3D- чипа LSI в 1989 году. [49] [59] [60] В 1999 году Ассоциация Компания Super-Advanced Electronics Technologies (ASET) в Японии начала финансировать разработку 3D-чипов с использованием технологии TSV, получившую название «НИОКР по технологии интеграции электронных систем высокой плотности». [49] [61] Термин «сквозное кремниевое соединение» (TSV) был придуман исследователями Tru-Si Technologies Сергеем Савастюком, О. Синягином и Э. Корчинским, которые предложили метод TSV для трехмерной упаковки на уровне пластины ( WLP) решение в 2000 году. [62]

Группа Коянаги в Университете Тохоку , возглавляемая Мицумасой Коянаги, использовала технологию TSV для изготовления трехслойного чипа памяти в 2000 году, трехслойного чипа искусственной сетчатки в 2001 году, трехслойного микропроцессора в 2002 году и десятислойной памяти. [59] В том же году исследовательская группа Стэнфордского университета , состоящая из Каустава Банерджи, Шукри Дж. Сури, Павана Капура и Кришны К. Сарасвата, представила новый дизайн 3D-чипа, который использует вертикальное измерение для облегчения проблем, связанных с межсоединениями. и облегчает гетерогенную интеграцию технологий для реализации конструкции системы на кристалле (SoC). [63] [64]

В 2001 году исследовательская группа Toshiba , в которую входили Т. Имото, М. Мацуи и К. Такубо, разработала процесс соединения пластин «модуль системного блока» для производства корпусов 3D-ИС. [53] [65]

Европа (1988–2005)

Фраунгофер и Сименс начали исследования в области интеграции 3D-ИС в 1987 году. [49] В 1988 году они изготовили 3D-КМОП-ИС на основе перекристаллизации поликремния. [66] В 1997 году метод межчипового соединения (ICV) был разработан исследовательской группой Фраунгофера-Сименса, в которую входили Питер Рамм, Манфред Энгельхардт, Вернер Памлер, Кристоф Ландесбергер и Армин Клумп. [67] Это был первый промышленный процесс 3D-интегральных схем, основанный на производственных пластинах Siemens CMOS. Разновидность этого процесса TSV позже была названа технологией TSV-SLID (взаимная диффузия твердой жидкости). [68] Это был подход к трехмерному проектированию ИС, основанный на низкотемпературном соединении пластин и вертикальной интеграции ИС-устройств с использованием межкристальных переходов, который они запатентовали.

Рамм продолжил создание отраслевых академических консорциумов для производства соответствующих технологий 3D-интеграции. В рамках совместного проекта VIC, финансируемого Германией компаний Siemens и Fraunhofer, они продемонстрировали полный процесс сборки промышленных 3D-интегральных схем (1993–1996). Вместе со своими коллегами из Siemens и Fraunhofer Рамм опубликовал результаты, показывающие детали ключевых процессов, таких как 3D-металлизация [T. Грассл, П. Рамм, М. Энгельхардт, З. Габрик, О. Шпиндлер, Первая международная конференция по металлизации соединений диэлектриков для СБИС/УЛСИ – DUMIC, Санта-Клара, Калифорния, 20–22 февраля 1995 г.] и на ECTC 1995 г. они представили раньше исследования многослойной памяти в процессорах. [69]

В начале 2000-х годов группа исследователей Fraunhofer и Infineon Мюнхен исследовала технологии 3D TSV, уделяя особое внимание укладке кристаллов в подложку в рамках немецко-австрийского проекта EUREKA VSI, и инициировала европейские интеграционные проекты e-CUBES как первый европейский 3D-проект. технологическая платформа и e-BRAINS совместно с компаниями Infineon, Siemens, EPFL, IMEC и Tyndall, где были изготовлены и оценены гетерогенные демонстраторы интегрированных 3D-систем. Особое внимание в проекте e-BRAINS уделялось разработке новых низкотемпературных процессов для высоконадежных интегрированных 3D-сенсорных систем. [70]

США (1999–2012 гг.)

Соединение медных пластин, также называемое соединениями Cu-Cu или соединением пластин Cu-Cu, было разработано в Массачусетском технологическом институте исследовательской группой, состоящей из Энди Фана, Аднана-ур Рахмана и Рафаэля Рейфа, в 1999 году. [17] [71] Рейф и Фан дополнительно исследовали соединение пластин Cu-Cu вместе с другими исследователями Массачусетского технологического института, включая Куан-Нэн Чена, Шамика Даса, Чуан Сенг Тана и Нишу Чека, в течение 2001–2002 годов. [17] В 2003 году DARPA и Центр микроэлектроники Северной Каролины (MCNC) начали финансировать исследования и разработки по технологии 3D IC. [49]

В 2004 году компания Tezzaron Semiconductor [72] создала работающие 3D-устройства на основе шести различных конструкций. [73] Чипы были построены в два слоя с вольфрамовыми TSV «через первое» для вертикального соединения. Две пластины были уложены друг на друга и соединены медным способом. Верхняя пластина была утончена, а затем стопка из двух пластин была нарезана кубиками. Первым протестированным чипом был простой регистр памяти, но наиболее примечательным из набора был стек процессор/память 8051 [74] , который показал гораздо более высокую скорость и меньшее энергопотребление, чем аналогичная 2D-сборка.

В 2004 году Intel представила 3D-версию процессора Pentium 4 . [75] Чип был изготовлен с использованием двух кристаллов с использованием взаимной укладки друг на друга, что позволило создать плотную структуру переходного отверстия. Задние TSV используются для ввода-вывода и питания. Для создания 3D-плана дизайнеры вручную расположили функциональные блоки в каждом кристалле с целью снижения энергопотребления и повышения производительности. Разделение крупных и мощных блоков и тщательная перекомпоновка позволили ограничить тепловые точки. 3D-дизайн обеспечивает повышение производительности на 15 % (за счёт исключения этапов конвейера) и экономию энергии на 15 % (за счёт исключения повторителей и уменьшения количества проводов) по сравнению с 2D Pentium 4.

Исследовательский чип Teraflops , представленный Intel в 2007 году, представляет собой экспериментальную 80-ядерную конструкцию со многоядерной памятью. Из-за высоких требований к пропускной способности памяти традиционный подход к вводу-выводу потребляет от 10 до 25 Вт. [36] Чтобы улучшить эту ситуацию, разработчики Intel реализовали шину памяти на базе TSV. Каждое ядро ​​подключено к одной ячейке памяти в кристалле SRAM с помощью канала, обеспечивающего пропускную способность 12 ГБ/с, в результате чего общая пропускная способность составляет 1 ТБ/с при потреблении всего 2,2 Вт.

Академическая реализация 3D-процессора была представлена ​​в 2008 году в Рочестерском университете профессором Эби Фридманом и его студентами. Чип работает на частоте 1,4 ГГц и был разработан для оптимизации вертикальной обработки между сложенными друг в друга чипами, что дает 3D-процессору возможности, недоступные традиционному однослойному чипу. [76] Одной из задач при производстве трехмерного чипа было обеспечение гармоничной работы всех слоев без каких-либо препятствий, которые могли бы помешать передаче информации от одного слоя к другому. [77]

На выставке ISSCC 2012 были представлены и продемонстрированы две многоядерные конструкции на базе 3D-IC, использующие 130-нм техпроцесс GlobalFoundries и технологию FaStack от Tezzaron:

Коммерческие 3D-ИС (2004 – настоящее время)

Портативная игровая консоль Sony PlayStation Portable (PSP) , выпущенная в 2004 году, является первым коммерческим продуктом, в котором используется 3D IC, микросхема памяти eDRAM , производимая Toshiba в виде 3D -системы в корпусе .

Самое раннее известное коммерческое использование 3D-чипа было в портативной игровой консоли Sony PlayStation Portable (PSP) , выпущенной в 2004 году. Аппаратное обеспечение PSP включает в себя память eDRAM (встроенная DRAM ) , произведенную Toshiba , в чипе 3D - системы в корпусе. с двумя матрицами , расположенными вертикально. [12] В то время Toshiba называла это «полувстроенной DRAM», а позже назвала ее многоуровневым решением « чип на кристалле » (CoC). [12] [80]

В апреле 2007 года Toshiba выпустила на рынок восьмислойную 3D-ИС, микросхему флэш-памяти NAND со встроенным THGAM объемом 16 ГБ , которая производилась из восьми установленных друг на друга флэш-чипов NAND емкостью 2 ГБ. [81] В сентябре 2007 года компания Hynix представила 24-слойную технологию 3D IC с чипом флэш-памяти емкостью 16 ГБ, который был изготовлен из 24 сложенных друг на друга флэш-чипов NAND с использованием процесса соединения пластин. [82] Toshiba также использовала восьмислойную 3D-ИС для своего флэш-чипа THGBM емкостью 32 ГБ в 2008 году. [83] В 2010 году Toshiba использовала 16-слойную 3D-ИС для своего флэш-чипа THGBM2 емкостью 128 ГБ, который производился с 16 сложенными в стопку чипами. Чипы на 8 ГБ. [84] В 2010-х годах 3D-ИС получили широкое коммерческое использование в виде многочиповых корпусов и пакетных решений для флэш-памяти NAND в мобильных устройствах . [12]       

Компания Elpida Memory разработала первый чип DRAM объемом 8 ГБ (с четырьмя кристаллами DDR3 SDRAM ) в сентябре 2009 года и выпустила его в июне 2011 года. [85] TSMC объявила о планах по производству 3D-ИС с использованием технологии TSV в январе 2010 года . , SK Hynix представила 16 ГБ DDR3 SDRAM ( класс 40 нм ) с использованием технологии TSV, [86] Samsung Electronics представила в сентябре 3D-стековую память DDR3 32 ГБ ( класс 30 нм ) на базе TSV, а затем Samsung и Micron Technology анонсировали технологию на базе TSV. Технология Hybrid Memory Cube (HMC) в октябре. [85]       

Используйте видеокарту , использующую высокоскоростную память (HBM), основанную на технологии сквозного кремниевого соединения (TSV) 3D IC.

Память с высокой пропускной способностью (HBM), разработанная Samsung, AMD и SK Hynix, использует многоярусные микросхемы и TSV. Первый чип памяти HBM был произведен компанией SK Hynix в 2013 году. [86] В январе 2016 года Samsung Electronics объявила о начале массового производства HBM2 объемом до 8 ГБ на стек. [87] [88]

В 2017 году компания Samsung Electronics объединила стекирование 3D IC со своей технологией 3D  V-NAND (основанной на технологии флэш-памяти с ловушкой заряда ), выпустив  микросхему флэш-памяти KLUFG8R1EM емкостью 512 ГБ с восемью сложенными друг в друга 64-слойными микросхемами V-NAND. [89] В 2019 году Samsung выпустила флэш-чип емкостью 1 ТБ с 16 расположенными друг над другом кристаллами V-NAND. [90] [91] С 2018 года Intel рассматривает возможность использования 3D-микросхем для повышения производительности. [92] По состоянию на 2022 год 232-слойные чипы NAND, то есть устройства памяти, производятся компанией Micron, [93] которая ранее, в апреле 2019 года, производила 96-слойные чипы; и Toshiba в 2018 году выпустили 96-слойные устройства. 

В 2022 году AMD представила процессоры Zen 4 , а некоторые процессоры Zen 4 оснащены 3D-кэшем.

Смотрите также

Примечания

  1. ^ "SEMI.ORG" (PDF) . Архивировано (PDF) из оригинала 24 сентября 2015 г.
  2. ^ «Что такое 3D-интеграция? - 3D InCites» . Архивировано из оригинала 30 декабря 2014 г.
  3. ^ abcd Дж. Кнехтель, О. Синаноглу, И. М. Эльфадель, Дж. Лиениг, CCN Sze, «Крупномасштабные 3D-чипы: проблемы и решения для автоматизации проектирования, тестирования и надежной интеграции». Архивировано 7 августа 2017 г. на Wayback Machine . , в IPSJ Transactions on Methodology Design LSI, vol. 10, стр. 45–62, август 2017 г.
  4. ^ «МЕЖДУНАРОДНАЯ ТЕХНОЛОГИЧЕСКАЯ ДОРОЖНАЯ КАРТА ДЛЯ ПОЛУПРОВОДНИКОВ, ИЗДАНИЕ 2011 ГОДА» (PDF) . Архивировано из оригинала (PDF) 30 декабря 2014 г. Проверено 30 декабря 2014 г.
  5. ^ Лау, Джон и Цзэн, Пей-Джер и Ли, Чинг-Куан и Чжан, К. и Ли, Мин и Клайн, Дж. и Сайто, К. и Синь, Ю. и Чанг, П. и Чанг, Ю- Сян и Чен, Дж. и Чен, Шан-Чун и Ву, К. и Чанг, Х. и Чиен, К. и Линь, К. и Ку, Цзы Кун и Ло, Роберт и Као, М.. (2013) . Уровни перераспределения (RDL) для интеграции 2.5D/3D IC. Международный симпозиум по микроэлектронике. 2013. 000434-000441. 10.4071/изом-2013-WA12.
  6. ^ «Xilinx и TSMC: массовое производство 3D-деталей» . 31 июля 2023 г.
  7. ↑ Лау, Джон Х. (3 апреля 2019 г.). Гетерогенные интеграции. Спрингер. ISBN 9789811372247.
  8. ^ «Расширенная упаковка». Полупроводниковая техника .
  9. ^ «Начинается гонка 3D-чипов и упаковок следующего поколения» . 31 января 2022 г.
  10. ^ «Дорожная карта усовершенствованной упаковки 2.5D/3D» . 31 июля 2023 г.
  11. ^ «Сравнение 3D NAND от Samsung с традиционными 3D-микросхемами» . 16 августа 2013 г.
  12. ^ abcd Джеймс, Дик (2014). «3D-ИС в реальном мире». 25-я ежегодная конференция SEMI по производству передовых полупроводников (ASMC 2014) . стр. 113–119. дои : 10.1109/ASMC.2014.6846988. ISBN 978-1-4799-3944-2. S2CID  42565898.
  13. ^ «Samsung начинает производство модулей 3D DDR4 DRAM» . 27 августа 2014 г. Архивировано из оригинала 31 декабря 2014 г.
  14. ^ Мишалле, Жан-Эрик. «CoolCube™: настоящая альтернатива масштабированию 3DVLSI». www.3DInCites.com . Архивировано из оригинала 22 января 2016 года . Проверено 24 марта 2014 г.
  15. ^ фон Трапп, Франсуаза (16 марта 2015 г.). «Монолитная 3D-ИС нагреется в 2015 году». 3D InCites . Архивировано из оригинала 2 апреля 2015 года . Проверено 16 марта 2015 г.
  16. ^ Маэстре Каро, А.; Травали, Ю.; Мэйс, Г.; Боргс, Г.; Армини, С. (2011). «Включение соединения Cu-Cu в (двойных) дамасских соединениях путем избирательного осаждения двух разных молекул SAM». 2011 Международная конференция по технологиям межсетевого взаимодействия IEEE . стр. 1–3. дои : 10.1109/IITC.2011.5940263. ISBN 978-1-4577-0503-8. S2CID  30235970.
  17. ^ abcde Рейф, Рафаэль; Тан, Чуан Сенг; Фан, Энди; Чен, Куан-Нэн; Дас, Шамик; Чека, Ниша (2002). «Трехмерные межсоединения с использованием соединения медных пластин: технология и применение» (PDF) . Конференция по перспективной металлизации : 37–44. S2CID  2514964. Архивировано из оригинала (PDF) 15 июля 2019 года . Проверено 15 июля 2019 г.
  18. ^ Юн, Сын Ук; Ку, Джэ Хун; Сутивонгсанторн, Натхапонг; Маримуту, Панди Челвам; Карсон, Флинн (2009). «Изготовление и упаковка микровыступов для 3D TSV». Международная конференция IEEE 2009 по интеграции 3D-систем . стр. 1–5. дои : 10.1109/3DIC.2009.5306554. ISBN 978-1-4244-4511-0.
  19. ^ Реальные мировые технологии. «3D-интеграция: революция в дизайне». 2 мая 2007 г. «3D-интеграция: революция в дизайне». Архивировано из оригинала 22 декабря 2010 г. Проверено 18 марта 2011 г.
  20. ^ Чен, Д.Ю.; Чиу, туалет; Чен, МФ; Ван, Т.Д.; Чинг, К.М.; Ту, HJ; Ву, WJ; Ю, КЛ; Ян, К.Ф.; Чанг, Х.Б.; Ценг, Миннесота; Сяо, CW; Лу, Ю.Дж.; Ху, ХП; Лин, Ю.К.; Сюй, CS; Шу, Уинстон С.; Ю, Ч. (2009). «Внедрение технологий изготовления 3D-ИС для узлов 28 нм и выше: интеграция сквозного кремния с высокопроизводительной укладкой кристалла в пластину». 2009 Международная конференция IEEE по электронным устройствам (IEDM) . стр. 1–4. doi :10.1109/IEDM.2009.5424350. ISBN 978-1-4244-5639-0. S2CID  35980364.
  21. ^ Разработчик, Сарай. «3D-процессоры, стековое ядро». 20 сентября 2005 г. «3D-процессоры, стекирование ядер». Архивировано из оригинала 16 марта 2012 г. Проверено 29 октября 2012 г.,
  22. ^ Разработчик, Сарай. «3D-процессоры, стековое ядро». 20 сентября 2005 г. «Страница 2 — 3D-процессоры, стекирование ядер». Архивировано из оригинала 9 июля 2011 г. Проверено 24 февраля 2011 г.
  23. ^ Сянъюй Донг и Юань Се, «Анализ затрат на системном уровне и исследование конструкции для 3D-микросхем», Proc. Конференции по автоматизации проектирования в Азии и Южно-Тихоокеанском регионе, 2009 г., «Страница исследований Юань Се в области 3D-интегральных схем». Архивировано из оригинала 24 апреля 2010 г. Проверено 20 мая 2010 г.
  24. ^ «Технология 3D IC обеспечивает полный пакет» «Технология 3D IC обеспечивает полный пакет» . Архивировано из оригинала 31 октября 2010 г. Проверено 27 января 2011 г.Электронный дизайн 2 июля 2010 г.
  25. ^ Джеймс Дж. К. Лу, Кен Роуз и Сьюзан Виткаваж «3D-интеграция: почему, что, кто, когда?» «3D-интеграция: почему, что, кто, когда?». Архивировано из оригинала 12 февраля 2008 г. Проверено 22 января 2008 г.Future Fab Intl. Том 23, 2007 г.
  26. ^ Уильям Дж. Далли, «Будущие направления развития внутрикристальных сетей межсоединений», стр. 17, «Архивная копия» (PDF) . Архивировано (PDF) из оригинала 12 июня 2010 г. Проверено 22 января 2008 г.{{cite web}}: CS1 maint: архивная копия в заголовке ( ссылка )Лаборатория компьютерных систем Стэнфордского университета, 2006 г.
  27. ^ Джонсон, Р. Колин. «Стандартизированы стеки 3D-чипов». 10 июля 2008 г. «Стандартизированы стеки 3D-чипов». Архивировано из оригинала 30 сентября 2012 г. Проверено 15 мая 2014 г.
  28. ^ «3D-ИС и безопасность интегральных схем» «Архивная копия» (PDF) . Архивировано (PDF) из оригинала 7 сентября 2008 г. Проверено 8 февраля 2008 г.{{cite web}}: CS1 maint: архивная копия в заголовке ( ссылка )Теззарон Полупроводник, 2008 г.
  29. ^ Дон Хёк У, Нак Хи Сон, Дин Л. Льюис и Сянь-Синь С. Ли. «Оптимизированная трехмерная архитектура памяти с использованием избыточной пропускной способности TSV высокой плотности». В материалах 16-го Международного симпозиума по архитектуре высокопроизводительных компьютеров, стр. 429–440, Бангалор, Индия, январь 2010 г.
  30. ^ «Прогнозирование производительности стека 3D-процессор-память» Джейкоб, П., Макдональд, Дж. Ф. и др. Проектирование и тестирование компьютеров, IEEE, том 22, выпуск 6, ноябрь – декабрь. 2005 г. Страницы: 540–547
  31. ^ А. Палеско, Стоимость 3D-микросхем, Портал знаний 3D InCites, 9 января 2015 г. «Стоимость 3D-микросхем». 09.01.2015. Архивировано из оригинала 9 января 2015 г. Проверено 9 января 2015 г.
  32. ^ Роберт Патти (2007). «Влияние 3D-укладки на уровне пластин на производительность микросхем». Будущее Фаб Интернэшнл . № 23. Архивировано из оригинала 17 мая 2014 г. Проверено 15 мая 2014 г.
  33. ^ ab Сянь-Синь С. Ли и Кришненду Чакрабарти, «Задачи испытаний для 3D-интегральных схем», IEEE Design and Test of Computers, Специальный выпуск по 3D-проектированию и тестированию интегральных схем, том. 26, нет. 5, стр. 26–35, сентябрь/октябрь 2009 г.
  34. ^ «Тройка крупнейших компаний EDA не готова к упаковке 3D-чипов». EE Times Asia, 25 октября 2007 г.» Eetasia.com. Архивировано из оригинала 18 июля 2008 года . Проверено 15 мая 2014 г.
  35. ^ abcd Д. Х. Ким, С. Мукхопадьяй, С. К. Лим, «Прогнозирование и оптимизация межсоединений через кремний-через для трехмерных составных ИС», в Proc. международного Семинар системного уровня Interconn. Пред., 2009, стр. 85–92.
  36. ^ Аб С. Боркар, «3D-интеграция для проектирования энергоэффективных систем», в Proc. Проектирование автомат. конф., 2011, стр. 214–219.
  37. ^ «» Стандартизированы стеки 3-D микросхем». EE Times, 7 ноября 2008 г.». Eetimes.com. 09.05.2014. Архивировано из оригинала 30 сентября 2012 года . Проверено 15 мая 2014 г.
  38. ^ «Программа международных стандартов SEMI формирует комитет по стандартам 3D-комплексных ИС». Пресс-релиз SEMI, 7 декабря 2010 г.» Полу.орг. 07.12.2010. Архивировано из оригинала 17 мая 2014 года . Проверено 15 мая 2014 г.
  39. ^ "" РАСШИРЕННАЯ УПАКОВКА: Сценарии 3D TSV Technologies: первый или последний? Отчет за 2010 год». Отчет Yole, 2010». I-micronews.com. 01.01.2010. Архивировано из оригинала 17 мая 2014 г. Проверено 15 мая 2014 г.
  40. ^ «Si, стеклянные вставки для 3D-упаковки: мнения аналитиков» . Расширенная упаковка, 10 августа 2010 г. Архивировано 14 марта 2011 г. в Wayback Machine.
  41. ^ ab Дж. Кнехтель, И. Л. Марков, Дж. Лиениг, «Сборка 2D-блоков в 3D-чипы». Архивировано 4 марта 2016 г. в Wayback Machine , в IEEE Trans. по САПР ИС и систем, вып. 31, нет. 2, стр. 228–241, февраль 2012 г.
  42. ^ С. Гарг, Д. Маркулеску, «3D-GCP: аналитическая модель влияния изменений процесса на распределение задержек критического пути 3D-ИС», в Proc. Межд. Симп. Качественный Электрон. Дез., 2009, стр. 147–155.
  43. ^ Л.К. Шеффер, «Последствия новых технологий межсоединений для САПР», в Proc. Проектирование автомат. Конференция, 2007, стр. 576–581.
  44. ^ Московиц, Сэнфорд Л. (2016). Инновации в области передовых материалов: управление глобальными технологиями в 21 веке. Джон Уайли и сыновья . стр. 165–167. ISBN 978-0-470-50892-3.
  45. ^ Патент США 3613226.
  46. ^ Патент США 3651490.
  47. ^ «Взгляд на Тришула: первый многоуровневый тестовый чип Arm с высокой плотностью трехмерной логики» . Викичип-предохранитель . 11.06.2021 . Проверено 5 октября 2022 г.
  48. ^ Лобо, Савиа (13 декабря 2018 г.). «Intel представляет первую технологию упаковки 3D-логических чипов Foveros, которая используется в новых 10-нм чипах Sunny Cove». Пакетный хаб . Проверено 5 октября 2022 г.
  49. ^ abcdefg Када, Морихиро (2015). «История исследований и разработок технологии трехмерной интеграции» (PDF) . Трехмерная интеграция полупроводников: обработка, материалы и приложения . Спрингер. стр. 8–13. ISBN 978-3-319-18675-7. Архивировано из оригинала (PDF) 23 октября 2021 г. Проверено 19 июля 2019 г.
  50. ^ Кавамура, С.; Сасаки, Нобуо; Я жду.; Накано, М.; Такаги, М. (октябрь 1983 г.). «Трехмерные КМОП-ИС, изготовленные с использованием лучевой рекристаллизации». Письма об электронных устройствах IEEE . 4 (10): 366–368. Бибкод : 1983IEDL....4..366K. дои : 10.1109/EDL.1983.25766. ISSN  0741-3106. S2CID  35184408.
  51. ^ Кавамура, С.; Сасаки, Н.; Я жду.; Мукаи, Р.; Накано, М.; Такаги, М. (декабрь 1983 г.). «Трёхмерные КНИ/КМОП ИС, изготовленные методом лучевой рекристаллизации». 1983 Международная встреча по электронным устройствам . стр. 364–367. doi :10.1109/IEDM.1983.190517. S2CID  11689645.
  52. ^ Кавамура, С.; Сасаки, Нобуо; Я жду.; Мукаи, Р.; Накано, М.; Такаги, М. (1984). Трехмерная вентильная матрица с вертикально расположенной двойной структурой КНИ/КМОП, изготовленная методом лучевой рекристаллизации. стр. 44–45.
  53. ^ abcd Гарру, Филип (6 августа 2008 г.). «Введение в 3D-интеграцию» (PDF) . Справочник по 3D-интеграции: технология и применение 3D-интегральных схем . Вайли-ВЧ . п. 4. дои : 10.1002/9783527623051.ch1. ISBN 978-3-527-62305-1.
  54. ^ Акасака, Йоичи; Нисимура, Т. (декабрь 1986 г.). «Концепция и базовые технологии трехмерной структуры ИС». 1986 Международная встреча по электронным устройствам . стр. 488–491. doi :10.1109/IEDM.1986.191227. S2CID  10393330.
  55. ^ Нисимура, Т.; Иноуэ, Ясуо; Сугахара, К.; Кусуноки, С.; Кумамото, Т.; Накагава, С.; Накая, М.; Хориба, Ясутака; Акасака, Ёичи (декабрь 1987 г.). «Трехмерная микросхема для высокопроизводительного процессора сигналов изображения». 1987 Международная встреча по электронным устройствам . стр. 111–114. doi :10.1109/IEDM.1987.191362. S2CID  12936958.
  56. ^ Хаяси, Ёсихиро; Кунио, Т.; Ояма, К.; Моримото, М. (декабрь 1989 г.). «Трехмерные микросхемы с четырьмя сложенными друг на друга слоями активных устройств». Международный технический дайджест по электронным устройствам . стр. 837–840. doi :10.1109/IEDM.1989.74183. S2CID  113995937.
  57. ^ Ямадзаки, К.; Ито, Ю.; Вада, А.; Моримото, К.; Томита, Ю. (декабрь 1990 г.). «4-слойные трехмерные ИС-технологии для параллельной обработки сигналов». Международный технический дайджест по электронным устройствам : 599–602. doi :10.1109/IEDM.1990.237127. S2CID  114856400.
  58. ^ Хаяси, Ёсихиро; Вада, С.; Каджияна, К.; Ояма, К.; Кох, Р.; Такахаши, С.; Кунио, Т. (1990). «Изготовление трехмерных ИС с использованием технологии кумулятивно-связанных ИС (CUBIC)». Сборник технических статей. Симпозиум 1990 г. по технологии СБИС : 95–96. дои : 10.1109/VLSIT.1990.111025. S2CID  27465273.
  59. ^ аб Фукусима, Т.; Танака, Т.; Коянаги, Мицумаса (2007). «Тепловые проблемы 3D-микросхем» (PDF) . СЕМАТЕХ . Университет Тохоку . Архивировано из оригинала (PDF) 16 мая 2017 года . Проверено 16 мая 2017 г.
  60. ^ Танака, Тецу; Ли, Кан Ук; Фукусима, Такафуми; Коянаги, Мицумаса (2011). «Технология 3D-интеграции и гетерогенная интеграция». Транзакции IEICE по электронике . J94-C (11): 355–364. S2CID  62780117.
  61. ^ Такахаши, Кендзи; Танида, Казумаса (2011). «Вертикальное соединение от ASET». Справочник по 3D-интеграции, том 1: Технология и применение 3D-интегральных схем . Джон Уайли и сыновья. п. 339. ИСБН 978-3-527-62306-8.
  62. ^ Савастионк, С.; Синиагин, О.; Корчинский, Э. (2000). «Сквозные кремниевые переходы для 3D WLP». Труды Международного симпозиума по процессам, свойствам и взаимодействиям с современными упаковочными материалами (кат. № 00TH8507) . стр. 206–207. дои : 10.1109/ISAPM.2000.869271. ISBN 0-930815-59-9. S2CID  110397071.
  63. ^ Лаваньяшри, Би Джей (август 2016 г.). «Трехмерные (3D) микросхемы: обзор» (PDF) . Международный журнал цифровых приложений и современных исследований . 5 (1). Архивировано из оригинала (PDF) 4 марта 2019 г.
  64. ^ Банерджи, Каустав; Сури, Шукри Дж.; Капур, Паван; Сарасват, Кришна К. (2001). «3-D ИС: новая конструкция микросхемы для улучшения производительности субмикрометровых межсоединений и интеграции систем на кристалле». Труды IEEE . 89 (5): 602–633. дои : 10.1109/5.929647. ISSN  0018-9219.
  65. ^ Имото, Т.; Мацуи, М.; Такубо, К.; Акедзима, С.; Кария, Т.; Нисикава, Т.; Эномото, Р. (2001). «Разработка пакета трехмерных модулей «Системный блок-модуль»». Конференция по электронным компонентам и технологиям . Институт инженеров по электротехнике и электронике (51): 552–7. ISBN 0780370384.
  66. ↑ Рамм, Питер (22 января 2016 г.). «Фраунгофер EMFT: наша ранняя и текущая работа в области 3D-интеграции». 3D InCites . Проверено 22 сентября 2019 г.
  67. ^ Рамм, П.; Боллманн, Д.; Браун, Р.; Бюхнер, Р.; Цао-Мин, Ю.; и другие. (ноябрь 1997 г.). «Трехмерная металлизация вертикально-интегральных схем». Микроэлектронная инженерия . 37–38: 39–47. дои : 10.1016/S0167-9317(97)00092-0. S2CID  22232571.
  68. ^ Маккиоло, А.; Андричек, Л.; Мозер, Х.Г.; Нисиус, Р.; Рихтер, Р.Х.; Вайгель, П. (1 января 2012 г.). «Технология вертикальной интеграции SLID-ICV для обновления пикселей ATLAS». Процессия по физике . 37 : 1009–1015. arXiv : 1202.6497 . Бибкод : 2012PhPro..37.1009M. дои : 10.1016/j.phpro.2012.02.444. ISSN  1875-3892. S2CID  91179768.
  69. ^ М.Б. Кляйнер, С.А. Куэн, П. Рамм, В. Вебер, Транзакции IEEE по компонентам, упаковке и технологиям производства - Часть B, Том. 19, № 4 (1996)
  70. ^ "ДОМ".
  71. ^ Фан, Энди; Рахман, Аднан-ур; Рейф, Рафаэль (2 февраля 1999 г.). «Склеивание медных пластин». Электрохимические и твердотельные буквы . 2 (10): 534. дои : 10.1149/1.1390894. S2CID  98300746.
  72. ^ "Tezzaron Semiconductor: путь Z вперед" . Теззарон Полупроводник . Проверено 19 июля 2019 г.
  73. ^ «Шесть 3D-проектов предшествуют заявлениям Теззарона о 90% энергосбережении - EE Times» . Архивировано из оригинала 31 октября 2014 г.
  74. ^ Коул, Бернард. «Terrazon применяет технологию 3D-укладки к ядру микроконтроллера 8051». ЭТаймс . Проверено 10 августа 2020 г.
  75. ^ Б. Блэк, Д. Нельсон, К. Уэбб и Н. Самра, «Технология 3D-обработки и ее влияние на микропроцессоры iA32», в Proc. международного Конф. по компьютерному дизайну, стр. 316–318, 2004 г.
  76. ^ Стив Сегин (16 сентября 2008 г.). «Сеген, Стив. «Создан первый в мире многоуровневый 3D-процессор». 16 сентября 2008 г.». Tomshardware.com . Проверено 15 мая 2014 г.
  77. ^ «Science Daily. «3-D компьютерный процессор: «Рочестерский куб» указывает путь к более мощным конструкциям чипов». 17 сентября 2008 г.». Sciencedaily.com. Архивировано из оригинала 17 мая 2014 года . Проверено 15 мая 2014 г.
  78. ^ Веб-страница проекта 3D-MAPS в Технологическом институте Джорджии «Многоядерный процессор 3D-MAPS». Архивировано из оригинала 8 марта 2015 г. Проверено 2 апреля 2012 г.
  79. ^ «Centip3De: 64-ядерная многоядерная трехмерная почти пороговая система» (PDF) .
  80. ^ «Система в упаковке (SiP)» . Тошиба . Архивировано из оригинала 3 апреля 2010 года . Проверено 3 апреля 2010 г.
  81. ^ «TOSHIBA КОММЕРЦИАЛИЗИРУЕТ ВСТРАИВАЕМУЮ ФЛЭШ-ПАМЯТЬ NAND ВЫСОКОЙ ЕМКОСТИ ДЛЯ МОБИЛЬНЫХ ПОТРЕБИТЕЛЬСКИХ ТОВАРОВ» . Тошиба . 17 апреля 2007. Архивировано из оригинала 23 ноября 2010 года . Проверено 23 ноября 2010 г.
  82. ^ «Hynix удивляет индустрию чипов NAND» . Корея Таймс . 5 сентября 2007 года . Проверено 8 июля 2019 г.
  83. ^ «Toshiba выпускает устройства встроенной флэш-памяти NAND самой большой плотности» . Тошиба . 7 августа 2008 года . Проверено 21 июня 2019 г.
  84. ^ «Toshiba выпускает крупнейшие в отрасли встроенные модули флэш-памяти NAND» . Тошиба . 17 июня 2010 года . Проверено 21 июня 2019 г.
  85. ^ abc Када, Морихиро (2015). «История исследований и разработок технологии трехмерной интеграции». Трехмерная интеграция полупроводников: обработка, материалы и приложения . Спрингер. стр. 15–8. ISBN 978-3-319-18675-7.
  86. ^ ab «История: 2010-е». СК Хайникс . Архивировано из оригинала 17 мая 2021 года . Проверено 8 июля 2019 г.
  87. ^ «Samsung начинает массовое производство самой быстрой в мире DRAM - на основе новейшего интерфейса памяти с высокой пропускной способностью (HBM)» . news.samsung.com .
  88. ^ Грушка, Джоэл (19 января 2016 г.). «Samsung объявляет о массовом производстве памяти HBM2 следующего поколения – ExtremeTech». Экстримтех .
  89. ↑ Шилов, Антон (5 декабря 2017 г.). «Samsung начинает производство флэш-памяти UFS NAND емкостью 512 ГБ: 64-слойная V-NAND, скорость чтения 860 МБ/с». АнандТех . Проверено 23 июня 2019 г.
  90. ↑ Маннерс, Дэвид (30 января 2019 г.). «Samsung производит флэш-модуль eUFS емкостью 1 ТБ» . Еженедельник электроники . Проверено 23 июня 2019 г.
  91. ↑ Таллис, Билли (17 октября 2018 г.). «Samsung делится планами развития твердотельных накопителей для QLC NAND и 96-слойной 3D NAND» . АнандТех . Проверено 27 июня 2019 г.
  92. ^ «Intel представляет новаторский способ создания 3D-чипов» . Engadget . 8 августа 2019 г.
  93. ^ Смит, Райан. «232-слойная NAND от Micron уже в продаже: 1 Тбит, 6-плоскостные кристаллы с увеличенной на 50% пропускной способностью ввода-вывода» . www.anandtech.com . Проверено 3 августа 2022 г.

Рекомендации

дальнейшее чтение

Внешние ссылки