Задержка строба адреса столбца , также называемая задержкой CAS или CL , представляет собой задержку в тактовых циклах между командой READ и моментом, когда данные становятся доступными. [1] [2] В асинхронной DRAM интервал указывается в наносекундах (абсолютное время). [3] В синхронной DRAM интервал указывается в тактовых циклах. Поскольку задержка зависит от количества тиков часов, а не от абсолютного времени, фактическое время ответа модуля SDRAM на событие CAS может различаться между использованиями одного и того же модуля, если тактовая частота отличается.
Динамическая RAM организована в прямоугольный массив. Каждая строка выбирается горизонтальной линией слов . Отправка логического высокого сигнала по данной строке включает MOSFET, присутствующие в этой строке, подключая каждый накопительный конденсатор к соответствующей ему вертикальной битовой линии . Каждая битовая линия подключена к усилителю считывания , который усиливает небольшое изменение напряжения, производимое накопительным конденсатором. Затем этот усиленный сигнал выводится из микросхемы DRAM, а также возвращается обратно по битовой линии для обновления строки.
Когда ни одна строка слова не активна, массив находится в состоянии ожидания, а битовые строки удерживаются в предварительно заряженном [4] состоянии с напряжением посередине между высоким и низким. Этот неопределенный сигнал отклоняется в сторону высокого или низкого уровня с помощью накопительного конденсатора, когда строка становится активной.
Для доступа к памяти необходимо сначала выбрать строку и загрузить ее в усилители считывания. Затем эта строка становится активной, и к столбцам можно получить доступ для чтения или записи.
Задержка CAS — это задержка между временем, когда адрес столбца и строб-сигнал адреса столбца подаются в модуль памяти, и временем, когда соответствующие данные становятся доступными модулем памяти. Нужная строка уже должна быть активна; если это не так, требуется дополнительное время.
Например, типичный модуль памяти SDRAM объемом 1 ГиБ может содержать восемь отдельных одногибибитных чипов DRAM, каждый из которых предлагает 128 МБ дискового пространства. Каждый чип разделен внутри на восемь банков по 2 27 =128 МБ , каждый из которых составляет отдельный массив DRAM. Каждый банк содержит 2 14 =16384 строки по 2 13 =8192 бит каждая. Доступ к одному байту памяти (из каждого чипа; всего 64 бита из всего DIMM) осуществляется путем предоставления 3-битного номера банка, 14-битного адреса строки и 13-битного адреса столбца. [ необходима цитата ]
При использовании асинхронной DRAM доступ к памяти осуществлялся контроллером памяти на шине памяти на основе установленного времени, а не часов, и был отделен от системной шины. [3] Однако синхронная DRAM имеет задержку CAS, которая зависит от тактовой частоты. Соответственно, задержка CAS модуля памяти SDRAM указывается в тактах часов, а не в абсолютном времени. [ необходима цитата ]
Поскольку модули памяти имеют несколько внутренних банков, и данные могут выводиться из одного во время задержки доступа для другого, выходные контакты могут быть заняты на 100% независимо от задержки CAS посредством конвейеризации ; максимально достижимая пропускная способность определяется исключительно тактовой частотой. К сожалению, эта максимальная пропускная способность может быть достигнута только в том случае, если адрес данных для считывания известен достаточно давно; если адрес данных, к которым осуществляется доступ, непредсказуем, могут возникнуть остановки конвейера , что приведет к потере пропускной способности. Для полностью неизвестного доступа к памяти (AKA Случайный доступ) соответствующая задержка — это время закрытия любой открытой строки плюс время открытия нужной строки, за которым следует задержка CAS для чтения данных из нее. Однако из-за пространственной локальности обычно осуществляется доступ к нескольким словам в одной строке. В этом случае задержка CAS определяет только прошедшее время.
Поскольку задержки CAS современных модулей DRAM указываются в тактах вместо времени, при сравнении задержек на разных тактовых частотах задержки должны быть переведены в абсолютное время, чтобы сделать справедливое сравнение; более высокая численная задержка CAS может все еще быть меньшим временем, если часы быстрее. Аналогично, модуль памяти, который разогнан ниже тактовой частоты, может иметь уменьшенное количество циклов задержки CAS, чтобы сохранить то же время задержки CAS. [ необходима цитата ]
ОЗУ с двойной скоростью передачи данных (DDR) выполняет две передачи за тактовый цикл, и обычно описывается этой скоростью передачи. Поскольку задержка CAS указывается в тактовых циклах, а не передачах (которые происходят как на восходящих, так и на нисходящих фронтах тактового сигнала), важно убедиться, что для вычисления времени задержки CAS используется именно тактовая частота (половина скорости передачи). [ необходима цитата ]
Другим усложняющим фактором является использование пакетных передач. Современный микропроцессор может иметь размер строки кэша 64 байта, требуя для заполнения восемь передач из 64-битной (восемь байт) памяти. Задержка CAS может точно измерить только время передачи первого слова памяти; время передачи всех восьми слов также зависит от скорости передачи данных. К счастью, процессору обычно не нужно ждать все восемь слов; пакет обычно отправляется в порядке критического слова в первую очередь, и первое критическое слово может быть использовано микропроцессором немедленно.
В таблице ниже скорости передачи данных указаны в миллионах передач в секунду (МТ/с), а тактовые частоты указаны в МГц (миллионах циклов в секунду).