Успешная проверка правил проектирования (DRC) гарантирует, что макет соответствует правилам, разработанным/требуемым для безупречного изготовления. Однако это не гарантирует, что он действительно представляет собой схему, которую вы хотите изготовить. Здесь используется проверка LVS.
Необходимость в таких программах была осознана сравнительно рано в истории ИС, и программы для выполнения этого сравнения были написаны еще в 1975 году. [1] Эти ранние программы работали в основном на уровне изоморфизма графов , проверяя, действительно ли схема и макет идентичны. С появлением цифровой логики это стало слишком ограничительным, поскольку одна и та же функция может быть реализована многими различными (и неизоморфными) способами. Поэтому LVS был дополнен формальной проверкой эквивалентности , которая проверяет, выполняют ли две схемы одну и ту же функцию, не требуя изоморфизма. [2]
Извлечение: программа берет файл базы данных, содержащий все слои, нарисованные для представления схемы во время компоновки. Затем она пропускает базу данных через множество логических операций на основе областей , чтобы определить полупроводниковые компоненты, представленные на чертеже по их слоям конструкции. Логические операции на основе областей используют области полигонов в качестве входных данных и генерируют области полигонов на выходе из этих операций. Эти операции используются для определения слоев распознавания устройств, клемм этих устройств, проводников проводки и структур переходов, а также местоположений штырей (также известных как иерархические точки соединения). Слои, которые образуют устройства, могут иметь различные измерения, выполненные для этих устройств, и эти измерения могут быть присоединены к этим устройствам. Слои, которые представляют «хорошую» проводку (проводники), обычно сделаны из металлов и называются металлами. Вертикальные соединения между этими слоями часто называются переходами.
Редукция: Во время редукции программное обеспечение объединяет извлеченные компоненты в последовательные и параллельные комбинации, если это возможно, и генерирует представление списка соединений базы данных макета. Аналогичное сокращение выполняется на «исходном» списке соединений схемы.
Сравнение: Извлеченный список соединений макета затем сравнивается со списком соединений, взятым из схемы цепи. Если два списка соединений совпадают, то схема проходит проверку LVS. На этом этапе говорят, что она «чистая LVS». (Математически списки соединений макета и схемы сравниваются путем выполнения проверки изоморфизма графа , чтобы увидеть, эквивалентны ли они.)
В большинстве случаев макет не пройдет LVS с первого раза, требуя от инженера-проектировщика изучить отчеты программного обеспечения LVS и внести изменения в макет. Типичные ошибки, возникающие во время LVS, включают:
Короткие замыкания: Два или более проводов, которые не должны быть соединены, были и должны быть разделены.
Открывается: Провода или компоненты, которые должны быть подключены, остаются висящими или подключены только частично. Их необходимо правильно подключить, чтобы исправить это.
Несоответствие компонентов: использованы компоненты неправильного типа (например, МОП-устройство с низким Vt вместо МОП-устройства со стандартным Vt)
Отсутствующие компоненты: ожидаемый компонент был пропущен в макете.
Несоответствие параметров: компоненты в списке соединений могут содержать свойства. Инструмент LVS можно настроить для сравнения этих свойств с требуемым допуском. Если этот допуск не соблюдается, то считается, что запуск LVS имеет ошибку свойства. Проверяемый параметр может не совпадать точно, но все равно может пройти, если допуск инструмента lvs это позволяет. (пример: если резистор в схеме имел сопротивление = 1000 (Ом), а извлеченный список соединений имел согласованный резистор с сопротивлением = 997 (Ом), а допуск был установлен на 2%, то этот параметр устройства пройдет, поскольку 997 находится в пределах 2% от 1000 (997 составляет 99,7% от 1000, что находится в пределах 98% до 102% допустимой погрешности допуска +-2%) )
^ Бэрд, Х. С.; Чо, Й. Э. (1975). Система проверки дизайна художественных произведений. Труды 12-й конференции по автоматизации проектирования. IEEE Press. С. 414–420.
^ Фабио Соменци и Андреас Кюльманн, Проверка эквивалентности , глава 4 (том 2) Справочника по автоматизации проектирования электронных интегральных схем , Лаваньо, Мартин и Шеффер, ISBN 0-8493-3096-3
