Пороговое напряжение

Минимальное напряжение исток-затвор для полевого транзистора, проводящего ток от истока к стоку

Вольт-амперная характеристика нанопроволочного МОП-транзистора (слева, с использованием логарифмической оси Y) и моделирование электронной плотности (справа), образующей проводящий инверсионный канал, который подключается при пороговом напряжении ~0,45 В. Ниже этого напряжения протекает крайне малый ток.

Пороговое напряжение , обычно сокращенно обозначаемое как V _th или V _GS(th) , полевого транзистора (FET) — это минимальное напряжение затвор-исток (V _GS ), необходимое для создания проводящего пути между выводами истока и стока. Это важный коэффициент масштабирования для поддержания эффективности использования энергии.

При обращении к полевому транзистору с переходом (JFET) пороговое напряжение часто называют напряжением отсечки . ^{[1] [2]} Это несколько сбивает с толку, поскольку отсечка, применяемая к полевому транзистору с изолированным затвором (IGFET), относится к отсечке канала , которая приводит к насыщению тока при высоком смещении исток-сток, даже если ток никогда не отключается. В отличие от отсечки , термин пороговое напряжение однозначен и относится к той же концепции в любом полевом транзисторе.

Основные принципы

В n-канальных устройствах с режимом улучшения проводимости внутри транзистора естественным образом не существует проводящего канала. При отсутствии V _GS легирующие ионы, добавленные в тело полевого транзистора, образуют область без подвижных носителей, называемую областью истощения . Положительный V _GS притягивает свободно плавающие электроны внутри тела к затвору. Но достаточное количество электронов должно быть притянуто вблизи затвора, чтобы противостоять легирующим ионам и образовать проводящий канал. Этот процесс называется инверсией . Проводящий канал соединяется от истока к стоку при пороговом напряжении полевого транзистора . Еще больше электронов притягивается к затвору при более высоком V _GS , что расширяет канал.

Обратное справедливо для p-канального "enhancement-mode" МОП-транзистора. Когда V _GS = 0, устройство находится в состоянии "ВЫКЛ", а канал открыт / непроводящий. Приложение отрицательного напряжения затвора к p-типу "enhancement-mode" МОП-транзистору повышает проводимость каналов, включая его.

Напротив, n-канальные устройства с обедненным режимом имеют проводящий канал, естественно существующий внутри транзистора. Соответственно, термин пороговое напряжение не всегда применим к включению таких устройств, но вместо этого используется для обозначения уровня напряжения, при котором канал достаточно широк, чтобы позволить электронам свободно течь. ^{[ необходима цитата ]} Этот порог легкости потока также применим к p-канальным устройствам с обедненным режимом , в которых отрицательное напряжение от затвора к телу/истоку создает обедненный слой, вытесняя положительно заряженные дырки из интерфейса затвор-изолятор/полупроводник, оставляя открытой свободную от носителей область неподвижных, отрицательно заряженных акцепторных ионов.

Для n-канального обедненного МОП-транзистора достаточное отрицательное напряжение V _GS истощит (отсюда и название) проводящий канал его свободных электронов, переключая транзистор в положение «ВЫКЛ». Аналогично для p-канального «обедненного» МОП-транзистора достаточное положительное напряжение затвор-исток истощит канал его свободных дырок, переключая его в положение «ВЫКЛ».

В широких планарных транзисторах пороговое напряжение по существу не зависит от напряжения сток-исток (V _DS ) и поэтому является хорошо определенной характеристикой, однако в современных нанометровых МОП-транзисторах оно менее четкое из-за снижения барьера, вызванного стоком .

На рисунках исток (левая сторона) и сток (правая сторона) обозначены как n+ , что указывает на сильно легированные (синие) n-области. Примесь обедненного слоя обозначена как N _A ⁻ , что указывает на то, что ионы в (розовом) обедненном слое заряжены отрицательно, а дырок очень мало. В (красном) объеме количество дырок p = N _A делает объемный заряд нейтральным.

Если напряжение затвора ниже порогового напряжения (левый рисунок), транзистор "режима улучшения" выключен, и в идеале ток от стока к истоку транзистора отсутствует. Фактически, ток есть даже для смещений затвора ниже порогового ( подпороговая утечка ), хотя он мал и меняется экспоненциально со смещением затвора. Поэтому в технических описаниях пороговое напряжение будет указано в соответствии с заданной измеряемой величиной тока (обычно 250 мкА или 1 мА).

Если напряжение затвора выше порогового напряжения (правый рисунок), транзистор "режима улучшения" включается из-за большого количества электронов в канале на границе оксид-кремний, создавая канал с низким сопротивлением, где заряд может течь от стока к истоку. Для напряжений, значительно превышающих пороговое значение, эта ситуация называется сильной инверсией. Канал сужается, когда V _D > 0 , поскольку падение напряжения из-за тока в резистивном канале уменьшает оксидное поле, поддерживающее канал, по мере приближения к стоку.

Эффект тела

Эффект тела — это изменение порогового напряжения на величину, приблизительно равную изменению напряжения источника-массы, поскольку тело влияет на пороговое напряжение (когда оно не привязано к источнику). Его можно рассматривать как второй затвор, и иногда его называют обратным затвором , и соответственно эффект тела иногда называют эффектом обратного затвора . ^[3] ${\displaystyle V_{SB}}$

Для nMOS MOSFET в режиме обогащения эффект тела на пороговое напряжение вычисляется в соответствии с моделью Шихмана-Ходжеса ^[4] , которая точна для старых технологических узлов, ^{[ необходимо разъяснение ]} с использованием следующего уравнения:

${\displaystyle V_{TN}=V_{TO}+\gamma \left({\sqrt {\left|V_{SB}+2\phi _{F}\right|}}-{\sqrt {\left|2\phi _{F}\right|}}\right)}$

где;

${\displaystyle V_{TN}}$пороговое напряжение при наличии смещения подложки,

${\displaystyle V_{SB}}$смещение источника к субстрату тела,

${\displaystyle 2\phi _{F}}$поверхностный потенциал,

${\displaystyle V_{TO}}$пороговое напряжение для нулевого смещения подложки,

${\displaystyle \gamma =\left(t_{ox}/\epsilon _{ox}\right){\sqrt {2q\epsilon _{\text{Si}}N_{A}}}}$параметр телесного эффекта,

${\displaystyle t_{ox}}$толщина оксида,

${\displaystyle \epsilon _{ox}}$- диэлектрическая проницаемость оксида ,

${\displaystyle \epsilon _{\text{Si}}}$- диэлектрическая проницаемость кремния,

${\displaystyle N_{A}}$это концентрация допинга,

${\displaystyle q}$является элементарным зарядом .

Зависимость от толщины оксида

В данном технологическом узле, таком как 90-нм КМОП-процесс, пороговое напряжение зависит от выбора оксида и толщины оксида . Используя приведенные выше формулы тела, прямо пропорционально , ​​и , что является параметром толщины оксида. ${\displaystyle V_{TN}}$ ${\displaystyle \gamma }$ ${\displaystyle t_{OX}}$

Таким образом, чем тоньше толщина оксида, тем ниже пороговое напряжение. Хотя это может показаться улучшением, оно не обходится без затрат; поскольку чем тоньше толщина оксида, тем выше будет подпороговый ток утечки через устройство. Следовательно, проектная спецификация для толщины затвор-оксид 90 нм была установлена ​​на уровне 1 нм для контроля тока утечки. ^[5] Этот вид туннелирования называется туннелированием Фаулера-Нордгейма. ^[6]

${\displaystyle I_{fn}=C_{1}WL(E_{ox})^{2}e^{-{\frac {E_{0}}{E_{ox}}}}}$

где;

${\displaystyle C_{1}}$и являются константами, ${\displaystyle E_{0}}$

${\displaystyle E_{ox}}$— это электрическое поле через оксид затвора.

До масштабирования конструктивных особенностей до 90 нм подход с двойным оксидом для создания толщины оксида был обычным решением этой проблемы. С технологическим процессом 90 нм в некоторых случаях был принят подход с тройным оксидом. ^[7] Один стандартный тонкий оксид используется для большинства транзисторов, другой для ячеек драйвера ввода-вывода и третий для ячеек транзисторов памяти и прохода. Эти различия основаны исключительно на характеристиках толщины оксида при пороговом напряжении технологий КМОП.

Температурная зависимость

Как и в случае с толщиной оксида, влияющей на пороговое напряжение, температура влияет на пороговое напряжение КМОП-устройства. Расширяя часть уравнения в разделе эффекта тела

${\displaystyle \phi _{F}=\left({\frac {kT}{q}}\right)\ln {\left({\frac {N_{A}}{n_{i}}}\right)}}$

где;

${\displaystyle \phi _{F}}$составляет половину контактного потенциала,

${\displaystyle k}$постоянная Больцмана ,

${\displaystyle T}$это температура,

${\displaystyle q}$это элементарный заряд ,

${\displaystyle N_{A}}$является параметром легирования,

${\displaystyle n_{i}}$— собственный параметр легирования подложки.

Мы видим, что поверхностный потенциал имеет прямую связь с температурой. Рассматривая выше, можно сказать, что пороговое напряжение не имеет прямой связи, но и не является независимым от эффектов. Это изменение обычно составляет от −4 мВ/К до −2 мВ/К в зависимости от уровня легирования. ^[8] Для изменения на 30 °C это приводит к значительному изменению от проектного параметра 500 мВ, обычно используемого для 90-нм технологического узла.

Зависимость от случайной флуктуации легирующей примеси

Случайная флуктуация легирующих примесей (RDF) — это форма изменения процесса, вызванная изменением концентрации имплантированной примеси. В транзисторах MOSFET RDF в области канала может изменять свойства транзистора, особенно пороговое напряжение. В новых технологических процессах RDF имеет больший эффект, поскольку общее количество легирующих примесей меньше. ^[9]

Проводятся исследовательские работы с целью подавления флуктуации легирующей примеси, которая приводит к изменению порогового напряжения между устройствами, подвергающимися одному и тому же производственному процессу. ^[10]

Смотрите также

• Операция MOSFET
• Модуляция длины канала
• Многопороговый КМОП

Ссылки

1. "Junction Field Effect Transistor (JFET)" (PDF) . ETEE3212 Lecture Notes . Это называется пороговым или отсечкой напряжения и происходит при v _GS =V _GS(OFF) .
2. Седра, Адель С.; Смит, Кеннет К. "5.11 ПОЛЕВОЙ ТРАНЗИСТОР С ПЕРЕХОДОМ (JFET)" (PDF) . Микроэлектронные схемы . Для JFET пороговое напряжение называется напряжением отсечки и обозначается V _P .
3. Марко Делауренти, докторская диссертация, Методы проектирования и оптимизации высокоскоростных схем СБИС (1999) Архивировано 10 ноября 2014 г. на Wayback Machine
4. Отчет NanoDotTek NDT14-08-2007, 12 августа 2007 г.
5. Сугии, Ватанабэ и Сугатани. Проектирование транзисторов для поколения 90 нм и далее. (2002)
6. SM Sze, Физика полупроводниковых приборов , второе издание, Нью-Йорк: Wiley and Sons, 1981, стр. 496–504.
7. Анил Теликепалл, Xilinx Inc, Вопросы энергопотребления при проектировании с использованием 90 нм ПЛИС (2005))[1]
8. Весте и Эшрагян, Принципы проектирования КМОП СБИС: системная перспектива , Второе издание, (1993) стр. 48 ISBN 0-201-53376-6 
9. Асенов, А. Хуан, Случайное легирование, вызывающее снижение порогового напряжения и колебания в МОП-транзисторах размером менее 0,1 мкм: исследование методом трехмерного «атомистического» моделирования, Electron Devices, IEEE Transactions, 45, выпуск: 12
10. Асенов, А. Хуан, Подавление случайных флуктуаций порогового напряжения, вызванных легированием, в МОП-транзисторах толщиной менее 0,1 мкм с эпитаксиальными и δ-легированными каналами, Electron Devices, IEEE Transactions, 46, выпуск: 8

Внешние ссылки

• Онлайн-лекция на тему: Пороговое напряжение и емкости МОП-транзисторов, доктор Лундстром