В цифровой электронике синхронная схема — это цифровая схема, в которой изменения состояния элементов памяти синхронизируются тактовым сигналом . В последовательной цифровой логической схеме данные хранятся в запоминающих устройствах, называемых триггерами или защелками. Выход триггера постоянен до тех пор, пока на его «тактовый» вход не подается импульс, после чего вход триггера защелкивается на его выходе. В синхронной логической схеме электронный генератор, называемый часами, генерирует строку (последовательность) импульсов, «тактовый сигнал». Этот тактовый сигнал подается на каждый элемент памяти, поэтому в идеальной синхронной схеме каждое изменение логических уровней ее компонентов памяти происходит одновременно. В идеале вход каждого элемента памяти достигает своего конечного значения до того, как поступает следующий такт, поэтому поведение всей схемы можно точно предсказать. Практически для каждой логической операции требуется некоторая задержка, что приводит к ограничениям максимальной скорости, с которой может работать каждая синхронная система.
Чтобы эти схемы работали правильно, необходимо уделить большое внимание проектированию сетей распределения часов . Статический временной анализ часто используется для определения максимальной безопасной рабочей скорости.
Почти все цифровые схемы, и в частности почти все ЦП, являются полностью синхронными схемами с глобальными часами. Исключения часто сравнивают с полностью синхронными схемами. Исключения включают самосинхронные схемы, [1] [2] [3] [4] глобально асинхронные локально синхронные схемы и полностью асинхронные схемы .