В проектировании полупроводников методология стандартных ячеек — это метод проектирования специализированных интегральных схем (ASIC) с преимущественно функциями цифровой логики. Методология стандартных ячеек является примером абстракции проектирования, при которой схема низкоуровневой очень крупномасштабной интеграции ( СБИС ) инкапсулируется в абстрактное логическое представление (например, вентиль И-НЕ ).
Методология на основе ячеек — общий класс, к которому относятся стандартные ячейки — позволяет одному дизайнеру сосредоточиться на высокоуровневом (логическом функционировании) аспекте цифрового дизайна, в то время как другой дизайнер сосредотачивается на аспекте реализации (физическом). Наряду с достижениями в производстве полупроводников , методология стандартных ячеек помогла разработчикам масштабировать ASIC от сравнительно простых однофункциональных ИС (из нескольких тысяч вентилей) до сложных многомиллионных вентильных систем на кристалле (SoC).
Стандартная ячейка представляет собой группу транзисторов и структур межсоединений, которые выполняют булеву логическую функцию (например, И , ИЛИ , исключающее ИЛИ , исключающее ИЛИ , инверторы) или функцию хранения (триггер или защелка). [1] Простейшие ячейки являются прямым представлением элементарных логических функций NAND, NOR и XOR, хотя обычно используются ячейки гораздо большей сложности (например, 2-битный полный сумматор или мультиплексированный триггер с D-входом). Булева логическая функция ячейки называется ее логическим представлением : функциональное поведение фиксируется в форме таблицы истинности или уравнения булевой алгебры (для комбинационной логики) или таблицы перехода состояний (для последовательной логики ).
Обычно первоначальный проект стандартной ячейки разрабатывается на уровне транзистора в виде списка соединений транзисторов или схематического изображения. Список соединений представляет собой узловое описание транзисторов, их соединений друг с другом и их выводов (портов) с внешней средой. Схематическое изображение может быть создано с помощью ряда различных программ автоматизированного проектирования (CAD) или автоматизации электронного проектирования (EDA), которые предоставляют графический интерфейс пользователя (GUI) для этого процесса создания списка соединений. Проектировщики используют дополнительные программы САПР, такие как SPICE, для моделирования электронного поведения списка соединений, объявляя входное воздействие (формы напряжения или тока) и затем вычисляя временной (аналоговый) отклик схемы. Моделирование проверяет, реализует ли список соединений желаемую функцию, и прогнозирует другие соответствующие параметры, такие как энергопотребление или задержка распространения сигнала.
Поскольку логические представления и списки соединений полезны только для абстрактного (алгебраического) моделирования, а не для изготовления устройств, физическое представление стандартной ячейки также должно быть спроектировано. Также называемый представлением макета . Это самый низкий уровень абстракции дизайна в общепринятой практике проектирования. С точки зрения производства, схема СБИС стандартной ячейки является наиболее важной, поскольку она наиболее близка к реальному «производственному проекту» стандартной ячейки. Компоновка организована в базовые слои , которые соответствуют различным структурам транзисторных устройств, а также слои межсоединений проводки и переходные слои , которые соединяют выводы транзисторных образований. [1] Уровни межсоединений обычно пронумерованы и имеют определенные переходные слои, представляющие определенные соединения между каждым последовательным слоем. Непроизводственные слои также могут присутствовать в макете для целей автоматизации проектирования , но многие слои, используемые явно для программ САПР «Размещение и маршрутизация » (PNR), часто включаются в отдельное, но похожее абстрактное представление. Абстрактное представление часто содержит гораздо меньше информации, чем макет, и его можно распознать как файл формата извлечения макета (LEF) или его эквивалент.
После создания макета часто используются дополнительные инструменты САПР для выполнения ряда общих проверок. Проверка правил проектирования (DRC) выполняется для проверки соответствия проекта литейным и другим требованиям к компоновке. Затем выполняется паразитное извлечение (PEX) для создания списка соединений PEX с паразитными свойствами из макета . Узловые соединения этого списка соединений затем сравниваются с соединениями в списке соединений схемы с помощью процедуры Layout Vs Schematic (LVS) для проверки эквивалентности моделей соединения. [2]
Затем список соединений PEX можно смоделировать снова (поскольку он содержит паразитные свойства) для достижения более точных моделей синхронизации, мощности и шума. Эти модели часто характеризуются (содержатся) в формате Synopsys Liberty, но могут использоваться и другие форматы Verilog .
Наконец, можно использовать мощные инструменты размещения и маршрутизации (PNR), чтобы собрать все воедино и синтезировать (сгенерировать) макеты очень большой интеграции (VLSI) в автоматическом режиме на основе списков соединений более высокого уровня и планов этажей.
Кроме того, для проверки других аспектов представлений и моделей ячеек можно использовать ряд других инструментов САПР. Другие файлы могут быть созданы для поддержки различных инструментов, которые используют стандартные ячейки по множеству других причин. Все эти файлы, созданные для поддержки использования всех вариантов стандартных ячеек, вместе называются библиотекой стандартных ячеек.
Для типичной булевой функции существует множество различных функционально эквивалентных списков соединений транзисторов. Аналогично, для типичного списка соединений существует множество различных макетов, которые соответствуют параметрам производительности списка соединений. Задача разработчика состоит в том, чтобы минимизировать производственные затраты на стандартную компоновку элемента (обычно за счет минимизации площади кристалла схемы), сохраняя при этом требования к скорости и мощности элемента. Следовательно, компоновка интегральных схем является весьма трудоемкой работой, несмотря на существование инструментов проектирования, облегчающих этот процесс.
Библиотека стандартных ячеек представляет собой набор низкоуровневых электронных логических функций , таких как И, ИЛИ, ИНВЕРТ, триггеры, защелки и буферы. Эти ячейки реализованы как полностью настраиваемые ячейки фиксированной высоты и переменной ширины. Ключевым аспектом этих библиотек является то, что они имеют фиксированную высоту, что позволяет размещать их рядами, что упрощает процесс автоматизированной цифровой компоновки. Ячейки обычно имеют оптимизированную полностью настраиваемую компоновку, которая минимизирует задержки и площадь.
Типичная библиотека стандартных ячеек содержит два основных компонента:
Библиотека стандартных ячеек может также содержать следующие дополнительные компоненты: [3]
Примером может служить простой логический элемент «ИСКЛЮЧАЮЩЕЕ ИЛИ », который может быть сформирован из элементов «ИЛИ», «ИНВЕРТ» и «И».
Строго говоря, функции NAND или NOR с двумя входами достаточно для формирования любого произвольного набора булевых функций. Но в современном дизайне ASIC методология стандартных ячеек практикуется с использованием значительной библиотеки (или библиотек) ячеек. Библиотека обычно содержит несколько реализаций одной и той же логической функции, различающихся площадью и скоростью. [3] Это разнообразие повышает эффективность инструментов автоматического синтеза, размещения и маршрутизации (SPR). Косвенно это также дает разработчику большую свободу в выборе компромисса при реализации (площадь, скорость или энергопотребление). Полную группу описаний стандартных ячеек обычно называют технологической библиотекой . [3]
Коммерчески доступные инструменты автоматизации электронного проектирования (EDA) используют технологические библиотеки для автоматизации синтеза, размещения и маршрутизации цифровых ASIC. Технологическая библиотека разрабатывается и распространяется оператором литейного производства . Библиотека (наряду с форматом списка соединений проекта) является основой для обмена информацией о проектировании между различными этапами процесса SPR.
Используя логическое представление ячеек технологической библиотеки, инструмент логического синтеза выполняет процесс математического преобразования описания уровня передачи регистров (RTL) ASIC в зависящий от технологии список соединений. Этот процесс аналогичен программному компилятору, преобразующему листинг C-программы высокого уровня в зависящий от процессора листинг на языке ассемблера.
Список соединений представляет собой стандартное представление конструкции ASIC на уровне логического представления. Он состоит из экземпляров вентилей библиотеки стандартных ячеек и соединений портов между вентилями. Правильные методы синтеза обеспечивают математическую эквивалентность синтезированного списка соединений и исходного описания RTL. Список соединений не содержит неотображенных операторов и объявлений RTL.
Инструмент высокоуровневого синтеза выполняет процесс преобразования описания моделей уровня C (SystemC, ANSI C/C++) в технологически-зависимый список соединений.
Инструмент размещения запускает физическую реализацию ASIC. Используя двухмерный план этажа, предоставленный разработчиком ASIC, инструмент размещения назначает местоположения для каждого вентиля в списке соединений. Результирующий список соединений размещенных вентилей содержит физическое местоположение каждой из стандартных ячеек списка соединений, но сохраняет абстрактное описание того, как терминалы вентилей соединены друг с другом.
Обычно стандартные ячейки имеют постоянный размер, по крайней мере, в одном измерении, что позволяет выстраивать их в ряды на интегральной схеме . Чип будет состоять из огромного количества рядов (рядом с каждым рядом проходят силовые и заземляющие линии), причем каждый ряд заполнен различными ячейками, составляющими фактическую конструкцию. Россыпи подчиняются определенным правилам: Каждым воротам назначается уникальное (эксклюзивное) место на карте кубика. Данные ворота размещаются один раз и не могут занимать или перекрывать местоположение других ворот.
Используя список соединений размещенных вентилей и представление макета библиотеки, маршрутизатор добавляет как линии подключения сигналов, так и линии питания. Полностью маршрутизированный физический список соединений содержит список вентилей из синтеза, расположение каждого вентиля из размещения и нарисованные межсоединения из маршрутизации.
Проверка правил проектирования (DRC) и сравнение компоновки со схемой (LVS) — это процессы проверки. [2] Изготовление надежных устройств на современном субмикрометре ( 0,13 мкм и ниже) требует строгого соблюдения правил расстояния между транзисторами, толщины металлического слоя и правил удельной мощности. DRC тщательно сравнивает физический список соединений с набором «правил проектирования литейного производства» (от оператора литейного производства), а затем отмечает все обнаруженные нарушения.
Процесс LVS подтверждает, что топология имеет ту же структуру, что и связанная схема; Обычно это последний шаг в процессе макетирования. [2] Инструмент LVS принимает в качестве входных данных схематическое представление и извлеченный вид из макета. Затем он генерирует список соединений для каждого из них и сравнивает их. Сравниваются узлы, порты и размеры устройств. Если они одинаковы, LVS проходит успешно, и дизайнер может продолжить работу. LVS склонен считать, что транзисторные пальцы — это то же самое, что и сверхширокий транзистор. Таким образом, 4 транзистора (каждый шириной 1 мкм) параллельно, 4-контактный транзистор 1 мкм или транзистор 4 мкм рассматриваются инструментом LVS одинаково. Функциональность файлов .lib будет взята из моделей SPICE и добавлена в качестве атрибута в файл .lib.
«Стандартная ячейка» попадает в более общий класс потоков автоматизации проектирования, называемый проектированием на основе ячеек. Структурированные ASIC , FPGA и CPLD представляют собой варианты конструкции на основе ячеек. С точки зрения дизайнера, все они используют один и тот же входной интерфейс: RTL-описание проекта. Однако эти три метода существенно различаются в деталях потока SPR (синтез, размещение и маршрутизация) и физической реализации.
Для проектов цифровых стандартных ячеек, например, в КМОП , общей независимой от технологии метрикой для измерения сложности является эквивалент вентиля (GE) .
Области стандартных ячеек в CBIC состоят из рядов стандартных ячеек, как стена, сложенная из кирпичей.