stringtranslate.com

Трехмерная интегральная схема

Трехмерная интегральная схема ( 3D IC ) — это МОП (металл-оксид-полупроводник) интегральная схема (ИС), изготовленная путем укладки до 16 или более ИС и вертикального соединения их с использованием, например, сквозных кремниевых переходных отверстий (TSV) или соединений Cu-Cu, [1] [2] так, чтобы они вели себя как единое устройство для достижения улучшений производительности при сниженной мощности и меньшей занимаемой площади, чем обычные двумерные процессы. 3D IC — одна из нескольких схем 3D-интеграции, которые используют z-направление для достижения преимуществ в области электрических характеристик в микроэлектронике и наноэлектронике .

3D-интегральные схемы можно классифицировать по уровню иерархии межсоединений на глобальном ( корпус ), промежуточном (контактная площадка) и локальном ( транзистор ) уровне. [3] В целом, 3D-интеграция — это широкий термин, который включает в себя такие технологии, как 3D-корпус на уровне пластины (3DWLP); 2,5D и 3D-интеграция на основе интерпозера; 3D-стекированные ИС (3D-SIC); 3D-гетерогенная интеграция; и 3D-системная интеграция; [4] [5] а также настоящие монолитные 3D-ИС.

Международные организации, такие как Комитет по технологическим дорожным картам Jisso (JIC) и Международная технологическая дорожная карта для полупроводников (ITRS), работали над классификацией различных технологий 3D-интеграции для дальнейшего создания стандартов и дорожных карт 3D-интеграции. [6] Начиная с 2010-х годов 3D-ИС широко используются для флэш-памяти NAND и в мобильных устройствах .

Типы

3D-ИС против 3D-корпуса

3D-упаковка относится к схемам 3D-интеграции, которые полагаются на традиционные методы взаимосвязей, такие как проволочное соединение и перевернутый кристалл, для достижения вертикальной укладки. 3D-упаковку можно разделить на 3D- систему в корпусе (3D SiP) и 3D- упаковку на уровне пластины (3D WLP). 3D-SiP, которые уже некоторое время находятся в массовом производстве и имеют устоявшуюся инфраструктуру, включают в себя сложенные кристаллы памяти, соединенные проволочными связями, и конфигурации корпус на корпусе (PoP), соединенные проволочными связями или технологией перевернутого кристалла. PoP используется для вертикальной интеграции разнородных технологий. 3D WLP использует процессы на уровне пластины, такие как перераспределительные слои (RDL) и процессы выталкивания пластины для формирования межсоединений.

2.5D интерпозер — это 3D WLP, который соединяет кристаллы бок о бок на кремниевом, стеклянном или органическом интерпозере с помощью сквозных кремниевых переходных отверстий (TSV) и RDL. Во всех типах 3D-упаковки чипы в пакете взаимодействуют с помощью внешней сигнализации, как если бы они были установлены в отдельных пакетах на обычной печатной плате. Интерпозер может быть изготовлен из кремния и находиться под кристаллами, которые он соединяет вместе. Конструкция может быть разделена на несколько кристаллов, а затем установлена ​​на интерпозере с помощью микровыступов. [7] [8] [9]

3D ICs можно разделить на 3D Stacked ICs (3D SIC), что относится к передовым методам упаковки [10] [11] [12] стекирования чипов IC с использованием межсоединений TSV, и монолитные 3D ICs, которые используют процессы FAB для реализации 3D межсоединений на локальных уровнях иерархии проводки на кристалле, как установлено ITRS, это приводит к прямым вертикальным межсоединениям между слоями устройства. Первые примеры монолитного подхода можно увидеть в устройствах Samsung 3D V-NAND . [13]

Начиная с 2010-х годов, 3D IC-корпуса широко используются для флэш-памяти NAND в мобильных устройствах . [14]

Один основной штамп и три подчиненных штампа

3D SiC

Рынку цифровой электроники требуется более плотный полупроводниковый чип памяти для обслуживания недавно выпущенных компонентов ЦП , и в качестве решения этой проблемы была предложена технология многократного стекирования кристаллов. JEDEC раскрыла предстоящую технологию DRAM , включающую план стекирования кристаллов «3D SiC» на «Server Memory Forum», 1–2 ноября 2011 г., Санта-Клара, Калифорния. В августе 2014 г. Samsung Electronics начала производство модулей SDRAM  емкостью 64 ГБ для серверов на основе новой памяти DDR4 (double-data rate 4) с использованием технологии упаковки 3D TSV. [15] Новые предлагаемые стандарты для 3D-стека DRAM включают Wide I/O, Wide I/O 2, Hybrid Memory Cube , High Bandwidth Memory .

Монолитные 3D ИС

Настоящие монолитные 3D-ИС строятся слоями на одной полупроводниковой пластине , которая затем нарезается на 3D-ИС. Имеется только одна подложка, поэтому нет необходимости в выравнивании, утончении, склеивании или сквозных кремниевых переходах . В целом, монолитные 3D-ИС все еще являются развивающейся технологией и, по мнению большинства, появятся в производстве через несколько лет.

Ограничения по температуре процесса можно устранить, разделив изготовление транзистора на две фазы. Высокотемпературная фаза, которая выполняется до переноса слоя, за которой следует перенос слоя с использованием ионного разреза, также известный как перенос слоя, который использовался для производства пластин кремния на изоляторе (SOI) в течение последних двух десятилетий. Несколько тонких (в масштабе 10–100 нанометров) слоев практически бездефектного кремния могут быть созданы с использованием низкотемпературных (<400 °C) методов соединения и скалывания и размещены поверх активной транзисторной схемы с последующей постоянной доработкой транзисторов с использованием процессов травления и осаждения. Эта монолитная технология 3D IC была исследована в Стэнфордском университете в рамках гранта, спонсируемого DARPA .

CEA-Leti также разработала подходы монолитных 3D IC, называемые последовательными 3D IC. В 2014 году французский исследовательский институт представил свой CoolCube™, низкотемпературный технологический процесс, который обеспечивает истинный путь к 3DVLSI. [16]

В Стэнфордском университете исследователи разработали монолитные 3D-ИС с использованием структур углеродных нанотрубок (УНТ) вместо кремния, используя низкотемпературные процессы переноса УНТ в масштабе пластины, которые можно осуществлять при температуре 120 °C. [17]

Технологии производства 3D SiC

Существует несколько методов проектирования 3D-ИС, включая методы перекристаллизации и соединения пластин. Существует два основных типа соединения пластин: соединения Cu-Cu (соединения медь-медь между сложенными ИС, используемые в TSV) [18] [19] и сквозные кремниевые переходы (TSV). 3D-ИС с TSV могут использовать микровыступы припоя, небольшие шарики припоя в качестве интерфейса между двумя отдельными кристаллами в 3D-ИС. [20] По состоянию на 2014 год был выпущен ряд продуктов памяти, таких как High Bandwidth Memory (HBM) и Hybrid Memory Cube , которые реализуют стекирование 3D-ИС с TSV. Существует ряд ключевых подходов к стекированию, которые внедряются и изучаются. К ним относятся кристалл-кристалл, кристалл-пластина и пластина-пластина.

Умереть-на-умереть
Электронные компоненты собираются на нескольких кристаллах, которые затем выравниваются и склеиваются. Утончение и создание TSV могут выполняться до или после склеивания. Одним из преимуществ метода «кристалл-кристалл» является то, что каждый кристалл компонента может быть сначала протестирован, так что один плохой кристалл не испортит весь стек. [21] Более того, каждый кристалл в 3D-ИС может быть заранее отсортирован, так что их можно смешивать и подбирать для оптимизации энергопотребления и производительности (например, подбирая несколько кристаллов из угла процесса с низким энергопотреблением для мобильного приложения).
От матрицы к пластине
Электронные компоненты построены на двух полупроводниковых пластинах. Одна пластина разрезана на кубики; отдельные кубики выравниваются и прикрепляются к местам кристаллов второй пластины. Как и в методе «пластина на пластине», утончение и создание TSV выполняются либо до, либо после присоединения. Дополнительный кристалл может быть добавлен к стопкам перед нарезкой. [22]
От пластины к пластине
Электронные компоненты строятся на двух или более полупроводниковых пластинах , которые затем выравниваются, склеиваются и нарезаются на 3D-ИС. Каждая пластина может быть утончена до или после склеивания. Вертикальные соединения либо встраиваются в пластины до склеивания, либо создаются в стопке после склеивания. Эти « сквозные кремниевые переходы » (TSV) проходят через кремниевую подложку(и) между активными слоями и/или между активным слоем и внешней контактной площадкой. Склеивание пластины с пластиной может снизить выход годных, поскольку если любой из N чипов в 3D-ИС неисправен, вся 3D-ИС будет неисправной. Более того, пластины должны быть одинакового размера, но многие экзотические материалы (например, III-V) производятся на гораздо меньших пластинах, чем КМОП-логика или DRAM (обычно 300 мм), что усложняет гетерогенную интеграцию.

Преимущества

В то время как традиционные процессы масштабирования КМОП улучшают скорость распространения сигнала, масштабирование с использованием современных технологий производства и проектирования чипов становится все более сложным и дорогостоящим, отчасти из-за ограничений по плотности мощности, а отчасти из-за того, что межсоединения не становятся быстрее, в то время как транзисторы становятся быстрее. [23] 3D-ИС решают проблему масштабирования, укладывая 2D-кристаллы друг на друга и соединяя их в 3-м измерении. Это обещает ускорить связь между слоистыми чипами по сравнению с планарной компоновкой. [24] 3D-ИС обещают множество существенных преимуществ, включая:

След
Больше функциональности помещается в небольшом пространстве. Меньшие форм-факторы имеют большое значение во встраиваемых устройствах, таких как мобильные телефоны, системы IoT, для которых были разработаны стеки 3D энергонезависимой памяти (например, чипы 3D NAND) [1] :: Расширение закона Мура : Увеличение числа транзисторов, упакованных в том же самом отпечатке, рассматривается некоторыми исследователями как расширение закона Мура . Это позволяет расширить закон Мура без его традиционной пары масштабирования Деннарда в сторону нового поколения чипов с увеличенной вычислительной мощностью для того же самого отпечатка.[2]:
Расходы
Разделение большого чипа на несколько более мелких кристаллов с помощью 3D-укладки может повысить выход годных изделий и снизить стоимость изготовления, если отдельные кристаллы тестируются отдельно. [25] [26]
Гетерогенная интеграция
Слои схемы могут быть построены с использованием различных процессов или даже на различных типах пластин. Это означает, что компоненты могут быть оптимизированы в гораздо большей степени, чем если бы они были построены вместе на одной пластине. Более того, компоненты с несовместимым производством могут быть объединены в одну 3D IC. [27] [5]
Более короткое соединение
Средняя длина проводов уменьшается. Обычные цифры, сообщаемые исследователями, составляют порядка 10–15%, но это уменьшение в основном относится к более длинным межсоединениям, что может повлиять на задержку цепи в большей степени. Учитывая, что 3D-провода имеют гораздо большую емкость, чем обычные провода в кристалле, задержка цепи может улучшиться, а может и нет.
Власть
Хранение сигнала на кристалле может снизить его энергопотребление в 10–100 раз. [28] Более короткие провода также снижают энергопотребление за счет создания меньшей паразитной емкости . [29] Уменьшение бюджета мощности приводит к меньшему выделению тепла, увеличению срока службы батареи и снижению стоимости эксплуатации.
Дизайн
Вертикальное измерение добавляет более высокий уровень связности и предлагает новые возможности дизайна. [5]
Безопасность цепи
3D-интеграция может обеспечить безопасность посредством неясности ; многоуровневая структура усложняет попытки обратного проектирования схемы. Чувствительные схемы также могут быть разделены между слоями таким образом, чтобы скрыть функцию каждого слоя. [30] Более того, 3D-интеграция позволяет интегрировать выделенные функции, подобные системному монитору , в отдельные слои. [5] Цель здесь заключается в реализации некоторого вида аппаратного брандмауэра для любых товарных компонентов/чипов, которые будут контролироваться во время выполнения, стремясь защитить всю электронную систему от атак во время выполнения, а также от вредоносных аппаратных модификаций.
Пропускная способность
3D-интеграция допускает большое количество вертикальных переходов между слоями. Это позволяет создавать шины с широкой полосой пропускания между функциональными блоками в разных слоях. Типичным примером может служить 3D-стек процессор+память, в котором кэш-память располагается поверх процессора. Такая компоновка допускает шину, значительно шире типичных 128 или 256 бит между кэшем и процессором. [31] Широкие шины, в свою очередь, смягчают проблему стены памяти . [32]

Модульность

3D интеграция модульная интеграция широкий спектр пользовательских стеков посредством стандартизации интерфейсов слоев для многочисленных вариантов стекирования. В результате пользовательские конструкции стека могут быть изготовлены с модульными строительными блоками (например, пользовательское количество слоев DRAM или eDRAM, пользовательские слои ускорителя, настраиваемые слои энергонезависимой памяти могут быть интегрированы для удовлетворения различных требований к дизайну). Это обеспечивает преимущества дизайна и стоимости для полупроводниковых фирм.[3]

Другие потенциальные преимущества включают лучшую интеграцию нейроморфных чипов в вычислительные системы. Несмотря на то, что нейроморфные чипы являются маломощными альтернативами универсальным ЦП и ГП, они используют принципиально иной «спайковый» расчет, который напрямую несовместим с традиционными цифровыми вычислениями. Интеграция 3D предоставляет ключевые возможности в этой интеграции.[4]

Вызовы

Поскольку эта технология новая, она несет с собой новые проблемы, в том числе:

Расходы
Хотя стоимость является преимуществом по сравнению с масштабированием, она также была определена как проблема для коммерциализации 3D-ИС в основных потребительских приложениях. Тем не менее, работа ведется для решения этой проблемы. Хотя 3D-технология является новой и довольно сложной, стоимость производственного процесса оказывается на удивление простой, если разбить ее на виды деятельности, которые составляют весь процесс. Анализируя комбинацию видов деятельности, лежащих в основе, можно определить драйверы затрат. После того, как драйверы затрат определены, становится менее сложной задачей определить, откуда берется большая часть затрат и, что еще важнее, где стоимость имеет потенциал для снижения. [33]
Урожай
Каждый дополнительный шаг производства добавляет риск дефектов. Для того, чтобы 3D ИС были коммерчески жизнеспособными, дефекты могут быть исправлены или допущены, или плотность дефектов может быть улучшена. [34] [35]
Нагревать
Тепло, накапливающееся в стеке, должно рассеиваться. Это неизбежная проблема, поскольку электрическая близость коррелирует с тепловой близостью. Определенные тепловые горячие точки должны контролироваться более тщательно.
Сложность дизайна
Для полного использования возможностей 3D-интеграции требуются сложные методы проектирования и новые инструменты САПР . [36]
Накладные расходы, введенные TSV
TSV велики по сравнению с затворами и влияют на планировку . В технологическом узле 45 нм площадь, занимаемая TSV размером 10 мкм x 10 мкм, сопоставима с площадью, занимаемой примерно 50 затворами. [37] Кроме того, технологичность требует посадочных площадок и зон запрета, которые еще больше увеличивают площадь, занимаемую TSV. В зависимости от выбора технологии TSV блокируют некоторое подмножество ресурсов компоновки. [37] TSV с первыми отверстиями изготавливаются до металлизации, поэтому занимают слой устройства и приводят к препятствиям при размещении. TSV с последними отверстиями изготавливаются после металлизации и проходят через чип. Таким образом, они занимают как слой устройства, так и слой металла, что приводит к препятствиям при размещении и маршрутизации. Хотя использование TSV, как правило, должно уменьшать длину проводов, это зависит от количества TSV и их характеристик. [37] Кроме того, гранулярность межкристаллического разбиения влияет на длину проводов. Обычно он уменьшается для умеренной (блоки с 20–100 модулями) и грубой (разбиение на уровне блоков) гранулярности, но увеличивается для тонкой (разбиение на уровне вентилей) гранулярности. [37]
Тестирование
Для достижения высокого общего выхода и снижения затрат необходимо раздельное тестирование независимых кристаллов. [35] [38] Однако тесная интеграция между соседними активными слоями в 3D-ИС влечет за собой значительное количество взаимосвязей между различными секциями одного и того же модуля схемы, которые были разделены на различные кристаллы. Помимо огромных накладных расходов, вносимых требуемыми TSV, секции такого модуля, например, умножитель, не могут быть независимо протестированы обычными методами. Это особенно относится к критически важным по времени путям, разложенным в 3D.
Отсутствие стандартов
Существует несколько стандартов для проектирования, производства и упаковки 3D-ИС на основе TSV, хотя эта проблема решается. [39] [40] Кроме того, изучается множество вариантов интеграции, таких как via-last, via-first, via-middle; [41] интерпозеры [42] или прямое соединение и т. д.
Гетерогенная интеграция цепочки поставок
В гетерогенно интегрированных системах задержка одной детали от одного из поставщиков деталей задерживает поставку всего продукта и, таким образом, задерживает получение дохода каждым из поставщиков деталей 3D-ИС.
Отсутствие четко определенного права собственности
Неясно, кто должен владеть интеграцией 3D IC и упаковкой/сборкой. Это могут быть сборочные дома, такие как ASE , или OEM-производители продукции .

Термомеханическое напряжение и надежность

3D-стеки имеют более сложные составы материалов и термомеханические профили по сравнению с 2D-конструкциями. Укладка нескольких тонких кремниевых слоев, нескольких слоев проводки (BEOL), изоляторов, через кремниевые переходные отверстия, микро-C4 приводит к сложным термомеханическим силам и схемам напряжений, оказываемым на 3D-стеки. В результате локальный нагрев в одной части стека (например, на тонких слоях устройства) может привести к проблемам с надежностью. Это требует анализа во время проектирования и процессов проектирования с учетом надежности. [5]

Стили дизайна

В зависимости от гранулярности разбиения можно выделить различные стили дизайна. Интеграция на уровне шлюза сталкивается с многочисленными проблемами и в настоящее время кажется менее практичной, чем интеграция на уровне блоков. [43]

Интеграция на уровне шлюза
Этот стиль разделяет стандартные ячейки между несколькими кристаллами. Он обещает сокращение длины проводов и большую гибкость. Однако сокращение длины проводов может быть подорвано, если не будут сохранены модули определенного минимального размера. С другой стороны, его неблагоприятные эффекты включают огромное количество необходимых TSV для межсоединений. Этот стиль проектирования требует 3D- инструментов размещения и трассировки , которые пока недоступны. Кроме того, разделение блока дизайна на несколько кристаллов подразумевает, что его нельзя полностью протестировать перед укладкой кристаллов. После укладки кристаллов (тестирование после склеивания) один неисправный кристалл может сделать несколько хороших кристаллов непригодными для использования, что подрывает выход. Этот стиль также усиливает влияние вариации процесса , особенно вариации между кристаллами. Фактически, 3D-макет может давать худший результат, чем та же схема, разложенная в 2D, вопреки первоначальному обещанию интеграции 3D IC. [44] Кроме того, этот стиль проектирования требует перепроектирования доступной интеллектуальной собственности, поскольку существующие блоки IP и инструменты EDA не предусматривают 3D-интеграцию.
Интеграция на уровне блоков
Этот стиль назначает целые блоки дизайна отдельным кристаллам. Блоки дизайна включают в себя большую часть связности списка соединений и связаны небольшим количеством глобальных соединений. Таким образом, интеграция на уровне блоков обещает сократить накладные расходы TSV. Сложные 3D-системы, объединяющие гетерогенные кристаллы, требуют отдельных производственных процессов на разных технологических узлах для быстрой и маломощной случайной логики, нескольких типов памяти, аналоговых и радиочастотных схем и т. д. Интеграция на уровне блоков, которая допускает отдельные и оптимизированные производственные процессы, таким образом, представляется критически важной для 3D-интеграции. Кроме того, этот стиль может облегчить переход от текущего 2D-проектирования к 3D-проектированию ИС. В основном, инструменты с поддержкой 3D нужны только для разбиения на разделы и термического анализа. [45] Отдельные кристаллы будут проектироваться с использованием (адаптированных) 2D-инструментов и 2D-блоков. Это мотивируется широкой доступностью надежных IP-блоков. Более удобно использовать доступные 2D IP-блоки и размещать обязательные TSV в незанятом пространстве между блоками вместо того, чтобы перепроектировать IP-блоки и встраивать TSV. [43] Структуры проектирования для тестируемости являются ключевым компонентом IP-блоков и поэтому могут использоваться для облегчения тестирования 3D-ИС. Кроме того, критические пути могут быть в основном встроены в 2D-блоки, что ограничивает влияние TSV и вариации между кристаллами на выход готовой продукции. Наконец, современный дизайн чипов часто требует инженерных изменений в последнюю минуту . Ограничение влияния таких изменений на отдельные кристаллы имеет важное значение для ограничения стоимости.

История

Спустя несколько лет после того, как в 1960 году Мохамедом Аталлой в Bell Labs была впервые предложена микросхема МОП-интегральной схемы (МОП-ИС), [46] в 1964 году исследователи из Texas Instruments Роберт В. Хейсти, Роуленд Э. Джонсон и Эдвард В. Мехал предложили концепцию трехмерной микросхемы памяти МОП-интегральной схемы. [47] В 1969 году исследователи из NEC Кацухиро Онода, Рё Игараси, Тосио Вада, Шо Наканума и Тору Цудзиде предложили концепцию трехмерной микросхемы памяти МОП-интегральной схемы. [ 48 ]

Arm создала высокоплотный 3D-логический тестовый чип, [49] а Intel со своей упаковкой 3D-логического чипа Foveros планирует поставлять процессоры с его использованием. [50] IBM продемонстрировала жидкость, которую можно использовать как для подачи питания, так и для охлаждения 3D-ИС. [51]

Демонстрации (1983–2012)

Япония (1983–2005)

3D ИС были впервые успешно продемонстрированы в 1980-х годах в Японии , где исследования и разработки (НИОКР) по 3D ИС были начаты в 1981 году с «Проекта исследований и разработок трехмерных схемных элементов» Ассоциацией исследований и разработок будущих (новых) электронных устройств. [52] Первоначально исследовались две формы проектирования 3D ИС: перекристаллизация и соединение пластин , причем самые ранние успешные демонстрации использовали перекристаллизацию. [19] В октябре 1983 года исследовательская группа Fujitsu , включающая С. Кавамуру, Нобуо Сасаки и Т. Иваи, успешно изготовила трехмерную комплементарную металл-оксид-полупроводник (КМОП) интегральную схему, используя перекристаллизацию лазерным лучом. Она состояла из структуры, в которой один тип транзистора изготавливается непосредственно над транзистором противоположного типа, с отдельными затворами и изолятором между ними. Двойной слой нитрида кремния и фосфоросиликатной стеклянной пленки (PSG) использовался в качестве промежуточного изолирующего слоя между верхним и нижним устройствами. Это обеспечило основу для реализации многослойного 3D-устройства, состоящего из вертикально сложенных транзисторов с отдельными затворами и изолирующим слоем между ними. [53] В декабре 1983 года та же исследовательская группа Fujitsu изготовила 3D-интегральную схему со структурой КМОП «кремний на изоляторе » (SOI). [54] В следующем году они изготовили 3D- матрицу вентилей с вертикально сложенной двойной структурой SOI/CMOS, используя лучевую перекристаллизацию. [55]

В 1986 году исследователи Mitsubishi Electric Ёити Акасака и Тадаси Нисимура изложили основные концепции и предложили технологии для 3D-ИС. [56] [57] В следующем году исследовательская группа Mitsubishi, в которую входили Нисимура, Акасака и выпускник Университета Осаки Ясуо Иноуэ, изготовила процессор сигналов изображения (ISP) на 3D-ИС с массивом фотодатчиков , КМОП -АЦП , арифметико-логических устройств (АЛУ) и сдвиговых регистров, организованных в трехслойную структуру. [58] В 1989 году исследовательская группа NEC под руководством Ёсихиро Хаяси изготовила 3D-ИС с четырехслойной структурой, используя кристаллизацию лазерным лучом. [59] [56] В 1990 году исследовательская группа Matsushita , в которую входили K. Yamazaki, Y. Itoh и A. Wada, изготовила параллельный процессор сигналов изображения на четырехслойной 3D-ИС со слоями SOI ( кремний на изоляторе ), сформированными лазерной перекристаллизацией, и четырьмя слоями, состоящими из оптического датчика , детектора уровня, памяти и АЛУ. [60]

Наиболее распространенной формой проектирования 3D-ИС является соединение пластин. [19] Соединение пластин изначально называлось «кумулятивно соединенной ИС» (CUBIC), разработка которой началась в 1981 году с «Проекта исследований и разработок трехмерных элементов схем» в Японии и была завершена в 1990 году исследовательской группой NEC под руководством Ёсихиро Хаяши, которая продемонстрировала метод, при котором несколько тонкопленочных устройств соединены кумулятивно, что позволило бы создать большое количество слоев устройств. Они предложили изготовление отдельных устройств на отдельных пластинах, уменьшение толщины пластин, обеспечение передних и задних выводов и соединение утонченного кристалла друг с другом. Они использовали технологию CUBIC для изготовления и тестирования двухслойного активного устройства сверху вниз, имеющего нижний слой объемного кремниевого NMOS FET и утонченный верхний слой NMOS FET, и предложили технологию CUBIC, которая могла бы изготавливать 3D-ИС с более чем тремя активными слоями. [56] [52] [61]

Первые 3D IC stacked chips, изготовленные с помощью процесса сквозного кремниевого отверстия (TSV), были изобретены в 1980-х годах в Японии. Hitachi подала японский патент в 1983 году, а затем Fujitsu в 1984 году. В 1986 году японский патент, поданный Fujitsu, описал структуру stacked chips с использованием TSV. [52] В 1989 году Мицумаса Коёнаги из Университета Тохоку впервые применил технологию соединения пластин с пластиной с помощью TSV, которую он использовал для изготовления 3D LSI чипа в 1989 году. [52] [62] [63] В 1999 году Ассоциация сверхсовременных электронных технологий (ASET) в Японии начала финансировать разработку 3D IC чипов с использованием технологии TSV, названную проектом «R&D on High Density Electronic System Integration Technology». [52] [64] Термин «сквозное кремниевое отверстие» (TSV) был придуман исследователями Tru-Si Technologies Сергеем Савастюком, О. Синягиным и Э. Корчинским, которые предложили метод TSV для решения 3D -упаковки на уровне пластины (WLP) в 2000 году. [65]

Группа Коянаги в Университете Тохоку , возглавляемая Мицумасой Коянаги, использовала технологию TSV для изготовления трехслойного чипа памяти в 2000 году, трехслойного чипа искусственной сетчатки в 2001 году, трехслойного микропроцессора в 2002 году и десятислойного чипа памяти в 2005 году. [62] В том же году исследовательская группа Стэнфордского университета , состоящая из Каустава Банерджи , Шукри Дж. Соури, Павана Капура и Кришны С. Сарасвата, представила новый дизайн трехмерного чипа, который использует вертикальное измерение для устранения проблем, связанных с межсоединениями, и облегчает гетерогенную интеграцию технологий для реализации дизайна системы на кристалле (SoC). [66] [67]

В 2001 году исследовательская группа Toshiba , в которую входили Т. Имото, М. Мацуи и К. Такубо, разработала процесс соединения пластин «System Block Module» для производства корпусов 3D IC. [56] [68]

Европа (1988–2005)

Фраунхофер и Siemens начали исследования по интеграции 3D IC в 1987 году. [52] В 1988 году они изготовили 3D CMOS IC устройства на основе перекристаллизации поликремния. [69] В 1997 году исследовательская группа Fraunhofer–Siemens, в которую входили Петер Рамм, Манфред Энгельхардт, Вернер Памлер, Кристоф Ландесбергер и Армин Клумпп, разработала метод межкристальных переходных отверстий (ICV). [70] Это был первый промышленный процесс 3D IC, основанный на пластинах Siemens CMOS fab. Разновидность этого процесса TSV позже была названа технологией TSV-SLID (твердо-жидкостная интердиффузия). [71] Это был подход к проектированию 3D IC, основанный на низкотемпературном соединении пластин и вертикальной интеграции устройств IC с использованием межкристальных переходных отверстий, который они запатентовали.

Рамм продолжил развивать отраслевые и академические консорциумы для производства соответствующих технологий 3D-интеграции. В финансируемом Германией кооперативном проекте VIC между Siemens и Fraunhofer они продемонстрировали полный промышленный процесс 3D-укладки ИС (1993–1996). Вместе со своими коллегами из Siemens и Fraunhofer Рамм опубликовал результаты, показывающие детали ключевых процессов, таких как 3D-металлизация [T. Grassl, P. Ramm, M. Engelhardt, Z. Gabric, O. Spindler, First International Dielectrics for VLSI/ULSI Interconnection Metallization Conference – DUMIC, Santa Clara, CA, 20–22 февраля 1995 г.], а на ECTC 1995 они представили ранние исследования по укладке памяти в процессоры. [72]

В начале 2000-х годов группа исследователей Fraunhofer и Infineon Munich исследовала технологии 3D TSV, уделяя особое внимание укладке кристалла на подложку в рамках немецко-австрийского проекта EUREKA VSI, и инициировала европейские интеграционные проекты e-CUBES в качестве первой европейской технологической платформы 3D, а также e-BRAINS с ao, Infineon, Siemens, EPFL, IMEC и Tyndall, где были изготовлены и оценены гетерогенные демонстраторы 3D-интегрированных систем. Особое внимание в проекте e-BRAINS уделялось разработке новых низкотемпературных процессов для высоконадежных 3D-интегрированных сенсорных систем. [73]

США (1999–2012)

Соединение медных пластин, также называемое соединениями Cu-Cu или соединением пластин Cu-Cu, было разработано в Массачусетском технологическом институте исследовательской группой, состоящей из Энди Фана, Аднана-ура Рахмана и Рафаэля Рейфа в 1999 году. [19] [74] Рейф и Фан продолжили исследование соединения пластин Cu-Cu с другими исследователями Массачусетского технологического института, включая Куан-Ненг Чена, Шамика Даса, Чуан Сенг Тана и Нишу Чеку в 2001–2002 годах. [19] В 2003 году DARPA и Центр микроэлектроники Северной Каролины (MCNC) начали финансировать НИОКР по технологии 3D IC. [52]

В 2004 году компания Tezzaron Semiconductor [75] построила работающие 3D-устройства из шести различных конструкций. [76] Чипы были построены в два слоя с вольфрамовыми TSV «via-first» для вертикального соединения. Две пластины были сложены лицом к лицу и соединены медным процессом. Верхняя пластина была утончена, а затем двухпластинчатый стек был нарезан на чипы. Первым протестированным чипом был простой регистр памяти, но самым примечательным из набора был процессор/стек памяти 8051 [77] , который показал гораздо более высокую скорость и меньшее энергопотребление, чем аналогичная 2D-сборка.

В 2004 году Intel представила 3D-версию процессора Pentium 4. [78] Чип был изготовлен с двумя кристаллами с использованием стекирования лицом к лицу, что позволило создать плотную структуру переходов. TSV на задней стороне используются для ввода-вывода и питания. Для 3D-плана этажа дизайнеры вручную разместили функциональные блоки в каждом кристалле, стремясь к снижению энергопотребления и повышению производительности. Разделение больших и мощных блоков и тщательная перестановка позволили ограничить тепловые горячие точки. 3D-дизайн обеспечивает 15%-ное улучшение производительности (благодаря исключенным этапам конвейера) и 15%-ную экономию энергии (благодаря исключенным повторителям и сокращению проводки) по сравнению с 2D Pentium 4.

Исследовательский чип Teraflops, представленный Intel в 2007 году, представляет собой экспериментальную 80-ядерную конструкцию со стекированной памятью. Из-за высокого спроса на пропускную способность памяти традиционный подход ввода-вывода потреблял бы от 10 до 25 Вт. [38] Чтобы улучшить это, проектировщики Intel реализовали шину памяти на основе TSV. Каждое ядро ​​подключено к одной плитке памяти в кристалле SRAM с помощью связи, которая обеспечивает пропускную способность 12 ГБ/с, в результате чего общая пропускная способность составляет 1 ТБ/с при потреблении всего 2,2 Вт.

Академическая реализация 3D-процессора была представлена ​​в 2008 году в Университете Рочестера профессором Эби Фридманом и его студентами. Чип работает на частоте 1,4 ГГц и был разработан для оптимизированной вертикальной обработки между сложенными чипами, что дает 3D-процессору возможности, которых традиционный однослойный чип не мог достичь. [79] Одной из проблем при производстве трехмерного чипа было заставить все слои работать в гармонии без каких-либо препятствий, которые могли бы помешать передаче части информации из одного слоя в другой. [80]

На выставке ISSCC 2012 были представлены и продемонстрированы две многоядерные конструкции на базе 3D-ИС с использованием 130-нм техпроцесса GlobalFoundries и технологии FaStack компании Tezzaron:

Хотя IBM Research и Semiconductor Research and Development Groups выпустили много слоев, они спроектировали и изготовили ряд 3D-процессорных стеков, успешно начиная с 2007-2008 годов. Эти стеки (внутренне именуемые Escher) продемонстрировали успешную реализацию eDRAM, логических и процессорных стеков, а также ключевые эксперименты по характеристикам мощности, температуры, шума и надежности 3D-чипов. [6]

Коммерческие 3D-ИС (2004–настоящее время)

Портативная игровая консоль PlayStation Portable (PSP) компании Sony , выпущенная в 2004 году, стала первым коммерческим продуктом, использующим 3D IC — чип памяти eDRAM , производимый Toshiba в корпусе 3D-системы .

Самое раннее известное коммерческое использование 3D IC чипа было в портативной игровой консоли PlayStation Portable (PSP) от Sony , выпущенной в 2004 году. Аппаратное обеспечение PSP включает в себя память eDRAM (встроенная DRAM ), производимую Toshiba в 3D -чипе с двумя кристаллами , установленными вертикально. [14] Toshiba в то время называла его «полувстроенным DRAM», прежде чем позже назвать его стекированным решением « чип-на-чипе » (CoC). [14] [83]

В апреле 2007 года Toshiba выпустила на рынок восьмислойную 3D IC, встроенный чип флэш-памяти NAND THGAM объемом 16 ГБ , который был изготовлен из восьми сложенных друг на друга чипов флэш-памяти NAND объемом 2 ГБ. [84] В сентябре 2007 года Hynix представила технологию 24-слойной 3D IC с чипом флэш-памяти объемом 16 ГБ, который был изготовлен из 24 сложенных друг на друга чипов флэш-памяти NAND с использованием процесса соединения пластин. [85] Toshiba также использовала восьмислойную 3D IC для своего 32 -гигабайтного чипа флэш-памяти THGBM в 2008 году . [86] В 2010 году Toshiba использовала 16-слойную 3D IC для своего 128-гигабайтного чипа флэш-памяти THGBM2, который был изготовлен из 16 сложенных друг на друга чипов по 8 ГБ. [87] В 2010-х годах 3D-ИС получили широкое коммерческое применение в виде многокристальных корпусов и корпусов-на-корпусе для флэш-памяти NAND в мобильных устройствах . [14]       

Elpida Memory разработала первый чип DRAM объемом 8 ГБ (объединенный с четырьмя кристаллами DDR3 SDRAM ) в сентябре 2009 года и выпустила его в июне 2011 года. [88] TSMC объявила о планах по производству 3D-ИС с технологией TSV в январе 2010 года. [88] В 2011 году SK Hynix представила 16 ГБ DDR3 SDRAM ( класс 40 нм ) с использованием технологии TSV, [89] Samsung Electronics представила 3D-объединенный 32 ГБ DDR3 ( класс 30 нм ) на основе TSV в сентябре, а затем Samsung и Micron Technology анонсировали технологию гибридного куба памяти (HMC) на основе TSV в октябре. [88]       

Ознакомьтесь с графической картой , которая использует высокоскоростную память (HBM) на основе технологии 3D IC через кремний (TSV).

Память с высокой пропускной способностью (HBM), разработанная Samsung, AMD и SK Hynix, использует стекированные чипы и TSV. Первый чип памяти HBM был изготовлен SK Hynix в 2013 году . [89] В январе 2016 года Samsung Electronics объявила о раннем массовом производстве HBM2 , до 8 ГБ на стек. [90] [91]

В 2017 году Samsung Electronics объединила 3D-укладку ИС со своей технологией 3D  V-NAND (основанной на технологии флэш-памяти с ловушкой заряда ), выпустив свой  чип флэш-памяти KLUFG8R1EM емкостью 512 ГБ с восемью уложенными друг на друга 64-слойными чипами V-NAND. [92] В 2019 году Samsung выпустила чип флэш-памяти емкостью 1 ТБ с 16 уложенными друг на друга кристаллами V-NAND. [93] [94] По состоянию на 2018 год Intel рассматривает возможность использования 3D-ИС для повышения производительности. [95] По состоянию на 2022 год 232-слойные чипы NAND, т. е. запоминающие устройства, производятся компанией Micron, [96] которая ранее в апреле 2019 года производила 96-слойные чипы; а Toshiba в 2018 году выпустила 96-слойные устройства. 

В 2022 году AMD представила процессоры Zen 4 , и некоторые процессоры Zen 4 имеют встроенный 3D-кэш.

Смотрите также

Примечания

  1. ^ Ху, Ю.Х.; Лю, CS; Лий, MJ; Ребибис, К.Дж.; Журден, А.; Ла Манна, А.; Бейн, Э.; Ю, Ч. (2012). «Гибридное соединение Cu-Cu как вариант для стекирования 3D-микросхем». Международная конференция по технологиям межсетевого взаимодействия IEEE , 2012 г. стр. 1–3. дои : 10.1109/IITC.2012.6251571. ISBN 978-1-4673-1137-3.
  2. ^ Wafer Bonding: Applications and Technology. Springer. 9 марта 2013 г. ISBN 978-3-662-10827-7.
  3. ^ "SEMI.ORG" (PDF) . Архивировано (PDF) из оригинала 2015-09-24.
  4. ^ "Что такое 3D-интеграция? - 3D InCites". Архивировано из оригинала 2014-12-30.
  5. ^ abcd J. Knechtel, O. Sinanoglu, IM Elfadel, J. Lienig, CCN Sze, «Крупномасштабные 3D-чипы: проблемы и решения для автоматизации проектирования, тестирования и надежной интеграции». Архивировано 07.08.2017 в Wayback Machine , в IPSJ Transactions on System LSI Design Methodology, т. 10, стр. 45–62, август 2017 г.
  6. ^ "INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS EDITION 2011" (PDF) . Архивировано из оригинала (PDF) 2014-12-30 . Получено 2014-12-30 .
  7. ^ Lau, John & Tzeng, Pei-Jer & Lee, Ching-Kuan & Zhan, C. & Li, Ming & Cline, J. & Saito, K. & Hsin, Y. & Chang, P. & Chang, Yiu-Hsiang & Chen, J. & Chen, Shang-Chun & Wu, C. & Chang, H. & Chien, C. & Lin, C. & Ku, Tzu Kun & Lo, Robert & Kao, M.. (2013). Перераспределительные слои (RDL) для интеграции ИС 2.5D/3D. Международный симпозиум по микроэлектронике. 2013. 000434-000441. 10.4071/isom-2013-WA12.
  8. ^ «Xilinx и TSMC: Массовое производство 3D-деталей». 31 июля 2023 г.
  9. ^ Lau, John H. (3 апреля 2019 г.). Гетерогенные интеграции. Springer. ISBN 9789811372247.
  10. ^ "Advanced Packaging". Полупроводниковая инженерия .
  11. ^ «Гонка за 3D-чипы/корпуса следующего поколения начинается». 31 января 2022 г.
  12. ^ «Дорожная карта усовершенствованной 2.5D/3D упаковки». 31 июля 2023 г.
  13. ^ «Сравнение 3D NAND от Samsung с традиционными 3D IC». 2013-08-16.
  14. ^ abcd Джеймс, Дик (2014). «3D ИС в реальном мире». 25-я ежегодная конференция SEMI Advanced Semiconductor Manufacturing Conference (ASMC 2014) . стр. 113–119. doi :10.1109/ASMC.2014.6846988. ISBN 978-1-4799-3944-2. S2CID  42565898.
  15. ^ "Samsung начинает производство модулей 3D DDR4 DRAM". 2014-08-27. Архивировано из оригинала 2014-12-31.
  16. ^ Мишалле, Жан-Эрик. «CoolCube™: настоящая альтернатива масштабированию 3DVLSI». www.3DInCites.com . Архивировано из оригинала 22 января 2016 г. Получено 24 марта 2014 г.
  17. ^ фон Трапп, Франсуаза (2015-03-16). "Monolithic 3D IC Heats Up at DATE 2015". 3D InCites . Архивировано из оригинала 2 апреля 2015 года . Получено 16 марта 2015 года .
  18. ^ Маэстре Каро, А.; Травали, Ю.; Мэйс, Г.; Боргс, Г.; Армини, С. (2011). «Включение соединения Cu-Cu в (двойных) дамасских соединениях путем избирательного осаждения двух разных молекул SAM». 2011 Международная конференция по технологиям межсетевого взаимодействия IEEE . стр. 1–3. дои : 10.1109/IITC.2011.5940263. ISBN 978-1-4577-0503-8. S2CID  30235970.
  19. ^ abcde Reif, Rafael; Tan, Chuan Seng; Fan, Andy; Chen, Kuan-Neng; Das, Shamik; Checka, Nisha (2002). "3-D Interconnects Using Cu Wafer Bonding: Technology and Applications" (PDF) . Advanced Metallization Conference : 37–44. S2CID  2514964. Архивировано из оригинала (PDF) 15 июля 2019 г. . Получено 15 июля 2019 г. .
  20. ^ Yoon, Seung Wook; Ku, Jae Hoon; Suthiwongsunthorn, Nathapong; Marimuthu, Pandi Chelvam; Carson, Flynn (2009). «Изготовление и упаковка микровыпуклых соединений для 3D TSV». Международная конференция IEEE 2009 года по интеграции 3D-систем . С. 1–5. doi :10.1109/3DIC.2009.5306554. ISBN 978-1-4244-4511-0. S2CID  11139525.
  21. ^ Real World Technologies. "3D Integration: A Revolution in Design". 2 мая 2007 г. "3D Integration: A Revolution in Design". Архивировано из оригинала 22.12.2010 . Получено 18.03.2011 .
  22. ^ Chen, DY; Chiou, WC; Chen, MF; Wang, TD; Ching, KM; Tu, HJ; Wu, WJ; Yu, CL; Yang, KF; Chang, HB; Tseng, MH; Hsiao, CW; Lu, YJ; Hu, HP; Lin, YC; Hsu, CS; Shue, Winston S.; Yu, CH (2009). "Внедрение технологий литья 3D-ИС для узлов 28 нм и более: интеграция сквозных кремниевых переходных отверстий с высокопроизводительной укладкой кристаллов в пластины". 2009 IEEE International Electron Devices Meeting (IEDM) . стр. 1–4. doi :10.1109/IEDM.2009.5424350. ISBN 978-1-4244-5639-0. S2CID  35980364.
  23. ^ Разработчик, Shed. "3D Processors, Stacking Core". 20 сентября 2005 г. "3D Processors, Stacking Cores". Архивировано из оригинала 2012-03-16 . Получено 2012-10-29 .,
  24. ^ Разработчик, Shed. "3D Processors, Stacking Core". 20 сентября 2005 г. "Страница 2 - 3D Processors, Stacking Cores". Архивировано из оригинала 2011-07-09 . Получено 2011-02-24 .
  25. ^ Xiangyu Dong и Yuan Xie, "Анализ стоимости на системном уровне и исследование конструкции 3D-ИС", Proc. Азиатско-тихоокеанской конференции по автоматизации проектирования, 2009, "Страница исследований 3D-ИС Юаня Се". Архивировано из оригинала 24-04-2010 . Получено 20-05-2010 .
  26. ^ "3D IC Technology Delivers The Total Package" "3D IC Technology Delivers the Total Package". Архивировано из оригинала 2010-10-31 . Получено 2011-01-27 .Электронный дизайн 02 июля 2010 г.
  27. ^ Джеймс Дж. К. Лу, Кен Роуз и Сьюзан Виткаваге "3D-интеграция: почему, что, кто, когда?" "3D-интеграция: почему, что, кто, когда?". Архивировано из оригинала 2008-02-12 . Получено 2008-01-22 .Future Fab Intl. Том 23, 2007
  28. ^ Уильям Дж. Далли, «Будущие направления развития сетей межсоединений на кристалле» стр. 17, «Архивная копия» (PDF) . Архивировано (PDF) из оригинала 2010-06-12 . Получено 2008-01-22 .{{cite web}}: CS1 maint: архивная копия как заголовок ( ссылка )Лаборатория компьютерных систем Стэнфордского университета, 2006 г.
  29. ^ Джонсон, Р. Колин. "Стандартизированные 3-D-стековые чипы". 10 июля 2008 г. "Стандартизированные 3-D-стековые чипы". Архивировано из оригинала 2012-09-30 . Получено 2014-05-15 .
  30. ^ "3D-ИС и безопасность интегральных схем" "Архивная копия" (PDF) . Архивировано (PDF) из оригинала 2008-09-07 . Получено 2008-02-08 .{{cite web}}: CS1 maint: архивная копия как заголовок ( ссылка )Теззарон Полупроводник, 2008
  31. ^ Дон Хёк Ву, Нак Хи Сон, Дин Л. Льюис и Хсиен-Хсин С. Ли. «Оптимизированная архитектура 3D-Stacked Memory Architecture с использованием избыточной полосы пропускания TSV высокой плотности». В трудах 16-го Международного симпозиума по архитектуре высокопроизводительных компьютеров, стр. 429–440, Бангалор, Индия, январь 2010 г.
  32. ^ «Прогнозирование производительности стека 3D-процессора и микросхемы памяти» Джейкоб, П., Макдональд, Дж. Ф. и др. Проектирование и тестирование компьютеров, IEEE, том 22, выпуск 6, ноябрь–декабрь 2005 г. Страницы: 540–547
  33. ^ А. Палеско, Стоимость 3D-ИС, Портал знаний 3D InCites, 9 января 2015 г. «Стоимость 3D-ИС». 2015-01-09. Архивировано из оригинала 2015-01-09 . Получено 2015-01-09 .
  34. ^ Роберт Патти (2007). «Влияние 3D-укладки на уровне пластин на выход ИС». Future Fab International . № 23. Архивировано из оригинала 2014-05-17 . Получено 2014-05-15 .
  35. ^ ab Hsien-Hsin S. Lee и Krishnendu Chakrabarty, «Тестовые проблемы для 3D-интегральных схем», IEEE Design and Test of Computers, Специальный выпуск по 3D-разработке и тестированию ИС, т. 26, № 5, стр. 26–35, сентябрь/октябрь 2009 г.
  36. ^ ""Большая тройка EDA не готова к упаковке 3D-чипов". EE Times Asia, 25 октября 2007 г.". Eetasia.com. Архивировано из оригинала 18 июля 2008 г. Получено 15 мая 2014 г.
  37. ^ abcd DH Kim, S. Mukhopadhyay, SK Lim, «Прогнозирование и оптимизация межсоединений с учетом сквозных кремниевых переходов для 3D-слоевых интегральных схем», в Трудах Международного семинара по системным межсоединению на уровне схем, 2009, стр. 85–92.
  38. ^ ab S. Borkar, «3D-интеграция для проектирования энергоэффективных систем», в Proc. Design Autom. Conf., 2011, стр. 214–219.
  39. ^ ""Стандартизированные 3-D стеки чипов". EE Times 7 ноября 2008 г.". Eetimes.com. 2014-05-09. Архивировано из оригинала 30 сентября 2012 г. Получено 2014-05-15 .
  40. ^ ""Программа международных стандартов SEMI формирует комитет по стандартам 3D Stacked IC". Пресс-релиз SEMI от 7 декабря 2010 г.". Semi.org. 2010-12-07. Архивировано из оригинала 17 мая 2014 г. Получено 2014-05-15 .
  41. ^ ""ADVANCED PACKAGING: 3D TSV Technologies Scenarios: Via First or Via Last? Отчет за 2010 год". Отчет Yole, 2010 год". I-micronews.com. 2010-01-01. Архивировано из оригинала 2014-05-17 . Получено 2014-05-15 .
  42. ^ "Si, стеклянные интерпозеры для 3D-упаковки: мнения аналитиков". Advanced Packaging 10 августа 2010 г. Архивировано 14 марта 2011 г. на Wayback Machine
  43. ^ ab J. Knechtel, IL Markov, J. Lienig, «Сборка 2D-блоков в 3D-чипы» Архивировано 04.03.2016 в Wayback Machine , в IEEE Trans. on CAD of ICs and Systems, т. 31, № 2, стр. 228–241, февраль 2012 г.
  44. ^ S. Garg, D. Marculescu, «3D-GCP: аналитическая модель влияния вариаций процесса на распределение задержки критического пути 3D-ИС», в Proc. Int. Symp. Quality Electron. Des., 2009, стр. 147–155
  45. ^ Л. К. Шеффер, «Влияние новых технологий межсоединений на САПР», в Proc. Design Autom. Conf., 2007, стр. 576–581.
  46. ^ Московиц, Сэнфорд Л. (2016). Инновации в области передовых материалов: управление глобальными технологиями в 21 веке. John Wiley & Sons . С. 165–167. ISBN 978-0-470-50892-3.
  47. ^ Патент США 3,613,226
  48. ^ Патент США 3,651,490
  49. ^ "Взгляд на Trishul: первый высокоплотный 3D-логический стековый тестовый чип от Arm". WikiChip Fuse . 2021-06-11 . Получено 2022-10-05 .
  50. ^ Лобо, Савия (13.12.2018). «Intel представляет первую технологию упаковки 3D Logic Chip, 'Foveros', на которой основаны ее новые 10-нм чипы, 'Sunny Cove'». Packt Hub . Получено 05.10.2022 .
  51. ^ «IBM пытается решить все проблемы масштабирования вычислений с помощью 5D-электронной крови». 7 ноября 2015 г.
  52. ^ abcdefg Када, Морихиро (2015). "История исследований и разработок технологии трехмерной интеграции" (PDF) . Трехмерная интеграция полупроводников: обработка, материалы и приложения . Springer. стр. 8–13. ISBN 978-3-319-18675-7. Архивировано из оригинала (PDF) 2021-10-23 . Получено 2019-07-19 .
  53. ^ Кавамура, С.; Сасаки, Нобуо; Иваи, Т.; Накано, М.; Такаги, М. (октябрь 1983 г.). «Трехмерные КМОП-ИС, изготовленные с использованием лучевой перекристаллизации». IEEE Electron Device Letters . 4 (10): 366–368. Bibcode : 1983IEDL....4..366K. doi : 10.1109/EDL.1983.25766. ISSN  0741-3106. S2CID  35184408.
  54. ^ Кавамура, С.; Сасаки, Н.; Иваи, Т.; Мукаи, Р.; Накано, М.; Такаги, М. (декабрь 1983 г.). «3-мерные КНИ/КМОП-ИС, изготовленные методом лучевой перекристаллизации». Международная встреча по электронным приборам 1983 г. , стр. 364–367. doi :10.1109/IEDM.1983.190517. S2CID  11689645.
  55. ^ Кавамура, С.; Сасаки, Нобуо; Иваи, Т.; Мукаи, Р.; Накано, М.; Такаги, М. (1984). 3-мерная вентильная матрица с вертикально сложенной двойной структурой SOI/CMOS, изготовленная методом лучевой перекристаллизации. стр. 44–45.
  56. ^ abcd Гарру, Филипп (6 августа 2008 г.). "Введение в 3D-интеграцию" (PDF) . Справочник по 3D-интеграции: технология и применение 3D-интегральных схем . Wiley-VCH . стр. 4. doi :10.1002/9783527623051.ch1. ISBN 978-3-527-62305-1.
  57. ^ Акасака, Йоичи; Нисимура, Т. (декабрь 1986 г.). «Концепция и основные технологии для трехмерной структуры ИС». Международная встреча по электронным приборам 1986 г. , стр. 488–491. doi :10.1109/IEDM.1986.191227. S2CID  10393330.
  58. ^ Нисимура, Т.; Иноуэ, Ясуо; Сугахара, К.; Кусуноки, С.; Кумамото, Т.; Накагава, С.; Накая, М.; Хориба, Ясутака; Акасака, Ёичи (декабрь 1987 г.). «Трехмерная микросхема для высокопроизводительного процессора сигналов изображения». 1987 Международная встреча по электронным устройствам . стр. 111–114. doi :10.1109/IEDM.1987.191362. S2CID  12936958.
  59. ^ Хаяси, Ёсихиро; Кунио, Т.; Ояма, К.; Моримото, М. (декабрь 1989 г.). «Трехмерные ИС с четырьмя сложенными активными слоями устройств». Международный технический сборник по электронным приборам . С. 837–840. doi :10.1109/IEDM.1989.74183. S2CID  113995937.
  60. ^ Ямазаки, К.; Ито, Й.; Вада, А.; Моримото, К.; Томита, Й. (декабрь 1990 г.). «4-слойные 3-D ИС-технологии для параллельной обработки сигналов». Международный технический сборник по электронным приборам : 599–602. doi : 10.1109/IEDM.1990.237127. S2CID  114856400.
  61. ^ Хаяси, Ёсихиро; Вада, С.; Каджиана, К.; Ояма, К.; Кох, Р.; Такахаси, С.; Кунио, Т. (1990). «Изготовление трехмерных ИС с использованием технологии «кумулятивно связанных ИС» (CUBIC)». Сборник технических документов. Симпозиум по технологии СБИС 1990 г .: 95–96. doi : 10.1109/VLSIT.1990.111025. S2CID  27465273.
  62. ^ аб Фукусима, Т.; Танака, Т.; Коянаги, Мицумаса (2007). «Тепловые проблемы 3D-микросхем» (PDF) . СЕМАТЕХ . Университет Тохоку . Архивировано из оригинала (PDF) 16 мая 2017 года . Проверено 16 мая 2017 г.
  63. ^ Танака, Тецу; Ли, Кан Ук; Фукусима, Такафуми; Коянаги, Мицумаса (2011). «Технология 3D-интеграции и гетерогенная интеграция». Транзакции IEICE по электронике . J94-C (11): 355–364. S2CID  62780117.
  64. ^ Такахаши, Кэндзи; Танида, Казумаса (2011). "Вертикальное соединение с помощью ASET". Справочник по 3D-интеграции, том 1: Технология и применение 3D-интегральных схем . John Wiley & Sons. стр. 339. ISBN 978-3-527-62306-8.
  65. ^ Savastionk, S.; Siniaguine, O.; Korczynski, E. (2000). "Сквозные кремниевые отверстия для 3D WLP". Труды Международного симпозиума по передовым упаковочным материалам: процессы, свойства и интерфейсы (Кат. № 00TH8507) . стр. 206–207. doi :10.1109/ISAPM.2000.869271. ISBN 0-930815-59-9. S2CID  110397071.
  66. ^ Lavanyashree, BJ (август 2016 г.). "3-Dimensional (3D) ICs: A Survey" (PDF) . International Journal of Digital Application & Contemporary Research . 5 (1). Архивировано из оригинала (PDF) 2019-03-04.
  67. ^ Баннерджи, Каустав ; Соури, Шукри Дж.; Капур, Паван; Сарасват, Кришна К. (2001). «3-D ИС: новая конструкция чипа для улучшения производительности межсоединений на глубине до субмикрометра и интеграции систем на кристалле». Труды IEEE . 89 (5): 602–633. doi :10.1109/5.929647. ISSN  0018-9219. S2CID  5786126.
  68. ^ Имото, Т.; Мацуи, М.; Такубо, К.; Акеджима, С.; Кария, Т.; Нишикава, Т.; Эномото, Р. (2001). «Разработка трехмерного модульного пакета, «модуль системного блока»». Конференция по электронным компонентам и технологиям (51). Институт инженеров по электротехнике и электронике : 552–7. ISBN 0780370384.
  69. ^ Рамм, Питер (22 января 2016 г.). «Fraunhofer EMFT: Our Early and Ongoing Work in 3D Integration». 3D InCites . Получено 22 сентября 2019 г.
  70. ^ Рамм, П.; Больманн, Д.; Браун, Р.; Бухнер, Р.; Као-Минь, У.; и др. (ноябрь 1997 г.). «Трехмерная металлизация для вертикально-интегральных схем». Microelectronic Engineering . 37–38: 39–47. doi :10.1016/S0167-9317(97)00092-0. S2CID  22232571.
  71. ^ Macchiolo, A.; Andricek, L.; Moser, HG; Nisius, R.; Richter, RH; Weigell, P. (1 января 2012 г.). «SLID-ICV Vertical Integration Technology for the ATLAS Pixel Upgrades». Physics Procedia . 37 : 1009–1015. arXiv : 1202.6497 . Bibcode : 2012PhPro..37.1009M. doi : 10.1016/j.phpro.2012.02.444. ISSN  1875-3892. S2CID  91179768.
  72. ^ МБ Кляйнер, С.А. Кюн, П. Рамм, В. Вебер, Труды IEEE по компонентам, упаковке и производственным технологиям - Часть B, том 19, № 4 (1996)
  73. ^ "ДОМ".
  74. ^ Фэн, Энди; Рахман, Аднан-ур; Рейф, Рафаэль (2 февраля 1999 г.). «Склеивание медных пластин». Electrochemical and Solid-State Letters . 2 (10): 534. doi :10.1149/1.1390894. S2CID  98300746.
  75. ^ "Tezzaron Semiconductor: The Z Path Forward". Tezzaron Semiconductor . Получено 19 июля 2019 г. .
  76. ^ "Шесть 3D-дизайнов предшествуют заявлениям Tezzaron о 90%-ной экономии энергии - EE Times". Архивировано из оригинала 2014-10-31.
  77. ^ Коул, Бернард (22 мая 2005 г.). «Terrazon применяет технологию 3D-стекинга к ядру микроконтроллера 8051». EETimes . Получено 10 августа 2020 г.
  78. ^ Б. Блэк, Д. Нельсон, К. Уэбб и Н. Самра, «Технология 3D-обработки и ее влияние на микропроцессоры iA32», в Трудах Международной конференции по компьютерному проектированию, стр. 316–318, 2004.
  79. ^ Стив Сегуин (16.09.2008). "Сегуин, Стив. "Создан первый в мире стекированный 3D-процессор". 16 сентября 2008 г.". Tomshardware.com . Получено 15.05.2014 .
  80. ^ "Science Daily. "3-D Computer Processor: 'Rochester Cube' Points Way To More Powerful Chip Designs". 17 сентября 2008 г.". Sciencedaily.com. Архивировано из оригинала 17 мая 2014 г. Получено 15 мая 2014 г.
  81. ^ Веб-страница проекта 3D-MAPS в Georgia Tech "3D-MAPS Many-Core Processor". Архивировано из оригинала 2015-03-08 . Получено 2012-04-02 .
  82. ^ «Centip3De: 64-ядерная 3D-стековая система с близким к пороговому значением производительности» (PDF) .
  83. ^ "System-in-Package (SiP)". Toshiba . Архивировано из оригинала 3 апреля 2010 . Получено 3 апреля 2010 .
  84. ^ "TOSHIBA COMMERCIALISES INDUSTRY'S HIGH-CAPACITY EMBEDDED NAND FLASH MEMORY FOR MOBILE CONSUMER PRODUCTS". Toshiba . 17 апреля 2007 г. Архивировано из оригинала 23 ноября 2010 г. Получено 23 ноября 2010 г.
  85. ^ "Hynix удивляет индустрию чипов NAND". Korea Times . 5 сентября 2007 г. Получено 8 июля 2019 г.
  86. ^ "Toshiba запускает самые крупные по плотности встроенные устройства флэш-памяти NAND". Toshiba . 7 августа 2008 г. Получено 21 июня 2019 г.
  87. ^ "Toshiba запускает крупнейшие в отрасли встроенные модули флэш-памяти NAND". Toshiba . 17 июня 2010 . Получено 21 июня 2019 .
  88. ^ abc Када, Морихиро (2015). "История исследований и разработок технологии трехмерной интеграции". Трехмерная интеграция полупроводников: обработка, материалы и приложения . Springer. стр. 15–8. ISBN 978-3-319-18675-7.
  89. ^ ab "История: 2010-е". SK Hynix . Архивировано из оригинала 17 мая 2021 г. Получено 8 июля 2019 г.
  90. ^ "Samsung начинает массовое производство самой быстрой в мире памяти DRAM на основе новейшего интерфейса памяти с высокой пропускной способностью (HBM)". news.samsung.com .
  91. ^ Хруска, Джоэл (19 января 2016 г.). «Samsung объявляет о массовом производстве памяти следующего поколения HBM2 – ExtremeTech». Extremetech .
  92. ^ Шилов, Антон (5 декабря 2017 г.). «Samsung начинает производство 512 ГБ флэш-памяти UFS NAND: 64-слойная V-NAND, скорость чтения 860 МБ/с». AnandTech . Получено 23 июня 2019 г. .
  93. ^ Мэннерс, Дэвид (30 января 2019 г.). «Samsung производит модуль флэш-памяти eUFS емкостью 1 ТБ». Electronics Weekly . Получено 23 июня 2019 г.
  94. ^ Таллис, Билли (17 октября 2018 г.). «Samsung делится планом развития SSD для QLC NAND и 96-слойной 3D NAND». AnandTech . Получено 27 июня 2019 г. .
  95. ^ "Intel представляет новаторский способ создания 3D-чипов". Engadget . 8 августа 2019 г.
  96. ^ Смит, Райан. «232-слойная NAND-память от Micron уже в продаже: 1 Тбит, 6-плоскостные кристаллы с на 50% большей пропускной способностью ввода-вывода». www.anandtech.com . Получено 03.08.2022 .

Ссылки

Дальнейшее чтение

Внешние ссылки