Граничное сканирование — это метод тестирования межсоединений (проводных линий) на печатных платах или подблоках внутри интегральной схемы . Граничное сканирование также широко используется в качестве метода отладки для наблюдения за состояниями выводов интегральной схемы, измерения напряжения или анализа подблоков внутри интегральной схемы.
Joint Test Action Group (JTAG) разработала спецификацию для тестирования граничного сканирования, которая была стандартизирована в 1990 году как IEEE Std. 1149.1-1990. В 1994 году было добавлено дополнение, содержащее описание языка описания граничного сканирования (BSDL), который описывает логическое содержимое граничного сканирования устройств, соответствующих IEEE Std 1149.1. С тех пор этот стандарт был принят компаниями-производителями электронных устройств по всему миру. Граничное сканирование в настоящее время в основном является синонимом JTAG. [1] [2]
Архитектура граничного сканирования предоставляет средства для тестирования межсоединений (включая кластеры логики , памяти и т. д.) без использования физических тестовых зондов ; это подразумевает добавление по крайней мере одной тестовой ячейки , которая подключается к каждому выводу устройства и которая может выборочно переопределять функциональность этого вывода. Каждая тестовая ячейка может быть запрограммирована через цепь сканирования JTAG для подачи сигнала на вывод и, таким образом, через отдельную дорожку на плате; затем ячейка в месте назначения дорожки платы может быть считана, проверяя, что дорожка платы правильно соединяет два вывода. Если дорожка закорочена на другой сигнал или если дорожка открыта, правильное значение сигнала не отображается на целевом выводе, что указывает на неисправность.
Чтобы обеспечить возможность сканирования границы, поставщики ИС добавляют дополнительную логику к каждому из своих устройств, включая ячейки сканирования для каждой из внешних трасс. Затем эти ячейки соединяются вместе, образуя регистр сдвига внешнего сканирования границы (BSR), и объединяются с поддержкой контроллера JTAG Test Access Port (TAP), включающего четыре (иногда и больше) дополнительных контакта плюс схему управления.
Некоторые контроллеры TAP поддерживают цепочки сканирования между блоками логического проектирования на кристалле с инструкциями JTAG, которые работают с этими внутренними цепочками сканирования вместо BSR. Это может позволить тестировать эти интегрированные компоненты так, как если бы они были отдельными чипами на плате. Решения отладки на кристалле активно используют такие внутренние цепочки сканирования.
Эти проекты являются частью большинства библиотек Verilog или VHDL . Накладные расходы на эту дополнительную логику минимальны и, как правило, оправдывают свою цену, позволяя эффективно тестировать на уровне платы.
Для нормальной работы добавленные ячейки защелки сканирования границы устанавливаются так, чтобы они не оказывали никакого влияния на схему, и поэтому фактически невидимы. Однако, когда схема устанавливается в тестовый режим, защелки позволяют потоку данных перемещаться из одной защелки в другую. После того, как полное слово данных было перемещено в тестируемую схему, его можно зафиксировать на месте, чтобы оно управляло внешними сигналами. Сдвиг слова также обычно возвращает входные значения из сигналов, настроенных как входы.
Поскольку ячейки могут использоваться для принудительной передачи данных на плату, они могут устанавливать условия тестирования. Соответствующие состояния затем могут быть возвращены в тестовую систему путем тактирования слова данных, чтобы его можно было проанализировать.
Используя эту технику, тестовая система может получить тестовый доступ к плате. Поскольку большинство современных плат очень плотно заполнены компонентами и дорожками, тестовым системам очень сложно физически получить доступ к соответствующим областям платы, чтобы иметь возможность протестировать плату. Граничное сканирование делает доступ возможным без необходимости всегда использовать физические зонды.
В современном проектировании микросхем и плат проектирование для тестирования является важной проблемой, и одним из распространенных артефактов проектирования является набор тестовых векторов сканирования границ, возможно, поставляемых в последовательном векторном формате (SVF) или аналогичном формате обмена.
Устройства взаимодействуют с миром через набор входных и выходных контактов. Сами по себе эти контакты обеспечивают ограниченную видимость работы устройства. Однако устройства, поддерживающие граничное сканирование, содержат ячейку сдвигового регистра для каждого сигнального контакта устройства. Эти регистры подключены по выделенному пути вокруг границы устройства (отсюда и название). Путь создает возможность виртуального доступа, которая обходит обычные входы и обеспечивает прямой контроль над устройством и подробную видимость на его выходах. [3] Содержимое граничного сканирования обычно описывается производителем с помощью специфичного для детали файла BSDL .
Среди прочего, файл BSDL будет описывать каждый цифровой сигнал, выставленный через штифт или шарик (в зависимости от упаковки чипа), выставленный в граничном сканировании, как часть его определения Регистра граничного сканирования (BSR). Описание для двух шариков может выглядеть следующим образом:
"541 (bc_1, *, управление, 1)," & "542 (bc_1, GPIO51_ATACS1, выход3, X, 541, 1, Z)," & "543 (bc_1, GPIO51_ATACS1, вход, X)," & "544 (bc_1, *, управление, 1)," & "545 (bc_1, GPIO50_ATACS0, выход3, X, 544, 1, Z)," & "546 (bc_1, GPIO50_ATACS0, вход, X)," & На рисунке показаны два шарика на кристалле среднего размера (граничное сканирование включает около 620 таких линий в корпусе BGA с 361 шариком ), каждый из которых имеет три компонента в BSR: элемент управления, настраивающий шарик (как вход, выход, какой уровень возбуждения, подтягивания, опускания и т. д.); один тип выходного сигнала; и один тип входного сигнала.
Существуют инструкции JTAG для ВЫБОРКИ данных в этом регистре граничного сканирования или ПРЕДВАРИТЕЛЬНОЙ ЗАГРУЗКИ его значениями.
Во время тестирования сигналы ввода/вывода входят и выходят из чипа через ячейки граничного сканирования. Тестирование включает в себя ряд тестовых векторов, каждый из которых управляет некоторыми сигналами, а затем проверяет, что ответы соответствуют ожидаемым. Ячейки граничного сканирования могут быть настроены для поддержки внешнего тестирования взаимосвязей между чипами (инструкция EXTEST) или внутреннего тестирования логики внутри чипа (инструкция INTEST).
Обычно высокопроизводительные коммерческие системы тестирования JTAG позволяют импортировать «сетлисты» проекта из систем CAD/EDA, а также модели BSDL периферийного сканирования/совместимых с JTAG устройств для автоматического создания тестовых приложений. Обычные типы тестов включают
При использовании в процессе производства такие системы также поддерживают нетестовые, но сопутствующие приложения, такие как внутрисистемное программирование различных типов флэш-памяти: NOR, NAND и последовательной (I2C или SPI).
Такие коммерческие системы используются профессионалами в области тестирования плат и часто стоят несколько тысяч долларов за полноценную систему. Они могут включать диагностические опции для точного определения неисправностей, таких как обрывы и короткие замыкания, а также могут предлагать средства просмотра схем или макетов для графического отображения неисправности. Тесты, разработанные с использованием таких инструментов, часто сочетаются с другими тестовыми системами, такими как внутрисхемные тестеры (ICT) или функциональные системы тестирования плат.
Архитектура граничного сканирования также обеспечивает функциональность, которая помогает разработчикам и инженерам на этапах разработки встраиваемой системы . Порт тестового доступа JTAG (TAP) можно превратить в низкоскоростной логический анализатор .
Джеймс Б. Энджелл из Стэнфордского университета предложил провести серийное тестирование. [4]
IBM разработала схему сканирования, чувствительную к уровню (LSSD). [5] [6]