z10 — микропроцессорный чип , разработанный IBM для мэйнфреймовых компьютеров System z10 , выпущенный 26 февраля 2008 года. [1] Во время разработки он назывался «z6». [2]
Процессор реализует архитектуру CISC z/Architecture и имеет четыре ядра . Каждое ядро имеет кэш инструкций L1 объемом 64 КБ , кэш данных L1 объемом 128 КБ и кэш L2 объемом 3 МБ (называемый IBM кэшем L1.5). Наконец, имеется общий кэш L3 объемом 24 МБ (называемый IBM кэшем L2).
Чип имеет размеры 21,7×20,0 мм и состоит из 993 миллионов транзисторов, изготовленных по 65-нм техпроцессу IBM SOI (CMOS 11S), поддерживая скорость 4,4 ГГц и выше, что более чем в два раза превышает тактовую частоту предыдущих мэйнфреймов , с циклом 15 FO4 .
Каждый чип z10 имеет два порта концентратора SMP со скоростью 48 ГБ /с (48 миллиардов байт в секунду), четыре порта памяти со скоростью 13 ГБ/с, два порта ввода-вывода со скоростью 17 ГБ/с и 8765 контактов.
Процессор z10 был разработан совместно с процессором POWER6 и имеет с ним много общих конструктивных черт , таких как технология изготовления, логическая конструкция, исполнительный блок , блоки с плавающей точкой, технология шины ( шина GX ) и стиль проектирования конвейера , т. е. высокая частота, низкая задержка, глубокий (14 этапов в z10), последовательный конвейер.
Однако процессоры совершенно различны в других отношениях, таких как иерархия и когерентность кэша , топология и протокол SMP , а также организация чипа. Различные ISA приводят к очень разным ядрам — есть 894 уникальных инструкции z10, 75% из которых реализованы полностью на аппаратном уровне. Архитектура z/ — это архитектура CISC , обратно совместимая с архитектурой IBM System/360 1960-х годов.
Дополнения к архитектуре z/Architecture по сравнению с предыдущим процессором z9 EC включают:
Особое внимание уделяется обнаружению и восстановлению ошибок с помощью кода коррекции ошибок (ECC) в кэшах и буферах L2 и L3, а также обширной проверки четности в других местах; всего более 20 000 проверяющих ошибок на чипе. Состояние процессора буферизуется таким образом, что обеспечивается точный повтор ядра почти для всех аппаратных ошибок.
Несмотря на то, что процессор z10 имеет встроенные возможности для симметричной многопроцессорной обработки (SMP), есть специальный сопутствующий чип, называемый SMP Hub Chip или Storage Control (SC), который добавляет 24 МБ кэша L3 вне кристалла и позволяет ему взаимодействовать с другими процессорами z10 и Hub Chips со скоростью 48 ГБ/с. Hub Chip состоит из 1,6 миллиарда транзисторов и имеет размеры 20,8×21,4 мм с 7984 межсоединениями. Конструкция позволяет каждому процессору совместно использовать кэш на двух Hub Chips, что потенциально дает в общей сложности 48 МБ общего кэша L3.
В System z10 Enterprise Class (EC) процессоры z10 и чипы Storage Control (SC) монтируются на многочиповых модулях (MCM). Каждая система z10 EC может иметь до четырех MCM. Один MCM состоит из пяти процессоров z10 и двух чипов SC, что в сумме составляет семь чипов на MCM. Из-за избыточности, производственных проблем и других эксплуатационных особенностей не все ядра доступны заказчику. Модели System z10 EC E12, E26, E40 и E56, MCM имеют 17 доступных ядер (один, два, три и четыре MCM соответственно), а модель E64 имеет один MCM с 17 ядрами и три с 20 ядрами.