Делитель частоты , также называемый делителем тактовой частоты , масштабирующим устройством или предварительным делителем , представляет собой схему , которая принимает входной сигнал частоты и генерирует выходной сигнал частоты:
где — целое число. Синтезаторы частоты с фазовой автоподстройкой частоты используют делители частоты для генерации частоты, кратной опорной частоте. Делители частоты могут быть реализованы как для аналоговых , так и для цифровых приложений.
Аналоговые делители частоты менее распространены и используются только на очень высоких частотах. Цифровые делители, реализованные в современных технологиях ИС, могут работать до десятков ГГц. [ необходима цитата ]
Регенеративный делитель частоты, также известный как делитель частоты Миллера, [1] смешивает входной сигнал с сигналом обратной связи от смесителя.
Сигнал обратной связи — это . Это создает сумму и разность частот на выходе смесителя. Фильтр нижних частот удаляет более высокую частоту, а частота усиливается и подается обратно в смеситель.
Генератор свободного хода , на который подается небольшое количество высокочастотного сигнала, будет стремиться колебаться в такт с входным сигналом. Такие делители частоты были необходимы при разработке телевидения .
Он работает аналогично генератору с инжекторной блокировкой . В делителе частоты с инжекторной блокировкой частота входного сигнала кратна (или дробна) частоте свободного хода генератора. Хотя эти делители частоты, как правило, имеют меньшую мощность, чем широкополосные статические (или основанные на триггерах) делители частоты, недостатком является их низкий диапазон блокировки. Диапазон блокировки ILFD обратно пропорционален добротности (Q) контура генератора. В конструкциях интегральных схем это делает ILFD чувствительным к изменениям процесса. Необходимо позаботиться о том, чтобы диапазон настройки схемы управления (например, генератора, управляемого напряжением) попадал в диапазон входной блокировки ILFD.
Для деления целых чисел в степени 2 можно использовать простой двоичный счетчик, тактируемый входным сигналом. Наименее значимый выходной бит чередуется с частотой 1/2 частоты входного тактового сигнала, следующий бит с частотой 1/4 частоты, третий бит с частотой 1/8 частоты и т. д. Расположение триггеров является классическим методом деления целых чисел. Такое деление является частотно- и фазово-когерентным с источником при изменениях окружающей среды, включая температуру. Самая простая конфигурация — это серия, в которой каждый триггер является делителем на 2. Для серии из трех таких триггеров такая система будет делителем на 8. Добавляя дополнительные логические вентили к цепочке триггеров, можно получить другие коэффициенты деления. Семейства интегральных схем логики могут обеспечить решение на одной микросхеме для некоторых распространенных коэффициентов деления.
Другая популярная схема для деления цифрового сигнала на четное целое число — счетчик Джонсона . Это тип сети сдвиговых регистров , которая тактируется входным сигналом. Дополненный выход последнего регистра подается обратно на вход первого регистра. Выходной сигнал получается из одного или нескольких выходов регистра. Например, делитель деления на 6 может быть построен с помощью счетчика Джонсона с 3 регистрами. Шесть допустимых значений счетчика — 000, 100, 110, 111, 011 и 001. Этот шаблон повторяется каждый раз, когда входной сигнал тактирует сеть. Выход каждого регистра — это прямоугольная волна f/6 со сдвигом фазы между регистрами на 120°. Для предоставления дополнительных целочисленных делителей могут быть добавлены дополнительные регистры.
( Классификация: асинхронная последовательная логика )
Расположение D-триггеров является классическим методом для целочисленного деления n. Такое деление является частотно- и фазово-когерентным с источником в зависимости от изменений окружающей среды, включая температуру. Самая простая конфигурация - это серия, в которой каждый D-триггер является делителем на 2. Для серии из трех таких триггеров такая система будет делителем на 8. Были найдены более сложные конфигурации, которые генерируют нечетные множители, такие как деление на 5. Стандартные классические логические микросхемы, которые реализуют эту или подобные функции деления частоты, включают 7456, 7457, 74292 и 74294. (см. список серий 7400 и список логических микросхем серии 4000)
Синтезатор частоты с дробным n может быть построен с использованием двух целочисленных делителей, делителя на N и делителя на (N + 1). С помощью контроллера модуля N переключается между двумя значениями, так что VCO переключается между одной заблокированной частотой и другой. VCO стабилизируется на частоте, которая является средним по времени двух заблокированных частот. Изменяя процент времени, которое делитель частоты проводит на двух значениях делителя, можно выбрать частоту заблокированного VCO с очень высокой степенью детализации.
Если последовательность деления на N и деления на (N + 1) является периодической, на выходе VCO в дополнение к желаемой частоте появляются ложные сигналы. Делители дельта-сигма дробного n решают эту проблему путем рандомизации выбора N и (N + 1) при сохранении усредненных по времени отношений.
