stringtranslate.com

5 нм процесс

В производстве полупроводников Международная дорожная карта для устройств и систем определяет процесс «5 нм» как узел технологии MOSFET, следующий за узлом «7 нм» . В 2020 году Samsung и TSMC начали массовое производство чипов «5 нм», изготовленных для таких компаний, как Apple , Huawei , Mediatek , Qualcomm и Marvell . [1] [2]

Термин «5 нм» не указывает на то, что какая-либо физическая характеристика (например, длина затвора, шаг металла или шаг затвора) транзисторов имеет размер пять нанометров . Исторически число, используемое в названии технологического узла, представляло длину затвора, но оно начало отклоняться от фактической длины в сторону меньших чисел (по Intel ) около 2011 года. [3] Согласно прогнозам, содержащимся в обновлении 2021 года Международной дорожной карты для устройств и систем , опубликованном IEEE Standards Association Industry Connection, ожидается, что узел 5 нм будет иметь длину затвора 18 нм, контактный шаг затвора 51 нм и самый плотный шаг металла 30 нм. [4] В реальной коммерческой практике «5 нм» используется в основном как маркетинговый термин отдельными производителями микросхем для обозначения нового, улучшенного поколения кремниевых полупроводниковых чипов с точки зрения повышенной плотности транзисторов (т. е. более высокой степени миниатюризации), повышенной скорости и сниженного энергопотребления по сравнению с предыдущим процессом 7 нм . [5] [6]

История

Фон

Эффекты квантового туннелирования через оксидный слой затвора на транзисторах «7 нм» и «5 нм» становились все труднее контролировать с использованием существующих полупроводниковых процессов. [7] Однотранзисторные устройства ниже 7 нм были впервые продемонстрированы исследователями в начале 2000-х годов. В 2002 году исследовательская группа IBM , в которую входили Брюс Дорис, Омер Докумачи, Мейкей Ионг и Анда Мокута, изготовила 6-нанометровый кремний-на-изоляторе (SOI) MOSFET. [8] [9]

В 2003 году японская исследовательская группа из NEC под руководством Хитоши Вакабаяши и Шигехару Ямагами изготовила первый 5 нм МОП-транзистор. [10] [11]

В 2015 году IMEC и Cadence изготовили 5 нм тестовые чипы. Изготовленные тестовые чипы не были полностью функциональными устройствами, а скорее были предназначены для оценки паттернов межсоединений слоев. [12] [13]

В 2015 году компания Intel описала концепцию полевого транзистора с боковой нанопроволокой (или Gate-all-around) для узла «5 нм». [14]

В 2017 году IBM сообщила, что создала «5 нм» кремниевые чипы, [15] используя кремниевые нанолисты в конфигурации gate-all-around (GAAFET), что является отходом от обычной конструкции FinFET . Используемые транзисторы GAAFET имели 3 нанолиста, уложенных друг на друга, полностью покрытых одним и тем же затвором, точно так же, как FinFET обычно имеют несколько физических ребер рядом, которые электрически являются единым целым и полностью покрыты одним и тем же затвором. Чип IBM имел размер 50 мм 2 и имел 600 миллионов транзисторов на мм 2 , что в общей сложности составляло 30 миллиардов транзисторов (1667 нм 2 на транзистор или 41 нм фактическое расстояние между транзисторами). [16] [17]

Коммерциализация

В апреле 2019 года Samsung Electronics объявила, что предлагает своим клиентам инструменты «5 нм» процесса (5LPE) с 4 квартала 2018 года. [18] В апреле 2019 года TSMC объявила, что их «5 нм» процесс (CLN5FF, N5) начал рискованное производство, и что полные спецификации дизайна чипа теперь доступны потенциальным клиентам. Процесс N5 может использовать EUVL на 14 слоях по сравнению с 5 или 4 слоями в N6 и N7++. [19] Для ожидаемого минимального шага металла 28 нм SALELE является предлагаемым наилучшим методом формирования рисунка. [20]

Для своего «5 нм» процесса Samsung начала снижение дефектов процесса путем автоматизированной проверки и исправления из-за возникновения стохастических (случайных) дефектов в слоях металла и переходных отверстий. [21]

В октябре 2019 года TSMC, как сообщается, начала производить образцы 5 нм процессоров A14 для Apple . [22] На конференции IEEE IEDM 2020 года TSMC сообщила, что их 5 нм процесс имеет в 1,84 раза большую плотность, чем 7 нм процесс. [23] На IEDM 2019 TSMC представила две версии 5 нм: версию DUV с 5,5-дорожечной ячейкой и (официальную) версию EUV с 6-дорожечной ячейкой. [24] [25]

В декабре 2019 года TSMC объявила о среднем выходе годных около 80%, с максимальным выходом годных на пластину более 90% для своих тестовых чипов «5 нм» с размером кристалла 17,92 мм2 . [ 26] В середине 2020 года TSMC заявила, что ее (N5) «5 нм» процесс обеспечивает в 1,8 раза большую плотность, чем ее «7 нм» процесс N7, с 15% улучшением скорости или 30% снижением энергопотребления; было заявлено, что улучшенная подверсия (N5P или N4) улучшает N5 с +5% скоростью или -10% энергопотреблением. [27]

13 октября 2020 года Apple анонсировала новую линейку iPhone 12 с использованием A14 . Вместе с линейкой Huawei Mate 40 с использованием HiSilicon Kirin 9000 , A14 и Kirin 9000 стали первыми устройствами, выпущенными на 5-нм узле TSMC. Позже, 10 ноября 2020 года, Apple также представила три новые модели Mac с использованием Apple M1 , еще одного 5-нм чипа. По данным Semianalysis, процессор A14 имеет плотность транзисторов 134 миллиона транзисторов на мм 2 . [28]

В октябре 2021 года TSMC представила нового члена своего семейства процессов «5 нм»: N4P. По сравнению с N5 узел показал на 11% более высокую производительность (на 6% выше по сравнению с N4), на 22% более высокую энергоэффективность, на 6% более высокую плотность транзисторов и меньшее количество масок. TSMC ожидала, что первые тейпауты появятся во второй половине 2022 года. [29] [30] [ требуется обновление ]

В декабре 2021 года TSMC анонсировала нового члена своего семейства процессов «5 нм», предназначенного для приложений HPC: N4X. Процесс отличался оптимизированной конструкцией и структурами транзисторов, сниженным сопротивлением и емкостью целевых металлических слоев и конденсаторами MiM высокой плотности. Ожидалось, что в то время этот процесс [ требуется обновление ] обеспечит до 15% более высокую производительность по сравнению с N5 (или до 4% по сравнению с N4P) при 1,2 В и напряжении питания свыше 1,2 В. В то время TSMC заявила, что они ожидали [ требуется обновление ] ввода N4X в рисковое производство к первой половине 2023 года. [31] [32] [33]

В июне 2022 года Intel представила некоторые подробности о процессе Intel 4 (известном как «7 нм» до переименования в 2021 году): первый процесс компании, использующий EUV, в 2 раза более высокая плотность транзисторов по сравнению с Intel 7 (известном как «10 нм» ESF (Enhanced Super Fin) до переименования), использование меди с кобальтовым покрытием для пяти тончайших слоев межсоединений, на 21,5% более высокая производительность при изотопной мощности или на 40% более низкая мощность при изотопной частоте при 0,65 В по сравнению с Intel 7 и т. д. Первым продуктом Intel, который будет изготовлен на Intel 4, был Meteor Lake, запущенный во втором квартале 2022 года и запланированный к отгрузке в 2023 году. [34] Intel 4 достигла шага затвора 50 нм, как ребра, так и минимального шага металла 30 нм и высоты библиотеки 240 нм. Емкость металл-изолятор-металл была увеличена до 376 фФ/мкм², примерно в 2 раза по сравнению с Intel 7. [35] Процесс был оптимизирован для приложений HPC и поддерживал напряжение от <0,65 В до >1,3 В. Оценка плотности транзисторов WikiChip для Intel 4 составила 123,4 мтр./мм², что в 2,04 раза больше 60,5 мтр./мм² для Intel 7. Однако ячейка SRAM высокой плотности была масштабирована только в 0,77 раза (с 0,0312 до 0,024 мкм²), а ячейка высокой производительности — в 0,68 раза (с 0,0441 до 0,03 мкм²) по сравнению с Intel 7. [36] [ требуется обновление ]

27 сентября 2022 года AMD официально запустила серию центральных процессоров Ryzen 7000 , основанную на процессе TSMC N5 и микроархитектуре Zen 4. [37] Zen 4 ознаменовал первое использование 5-нм процесса для настольных процессоров на базе x86. В декабре 2022 года AMD также запустила серию графических процессоров Radeon RX 7000 на основе RDNA 3 , которые также использовали процесс TSMC N5. [38]

Узлы

4 нм узлы процесса

Шаг затвора транзистора также называется CPP (контактный полишаг), а шаг межсоединений также называется MMP (минимальный металлический шаг). [59] [60]

Более 4 нм

«3 нм» — это обычный термин для следующего узла после «5 нм». С 2023 года TSMC начала производить чипы для избранных клиентов, а Samsung и Intel планируют на 2024 год. [52] [61] [62] [63]

«3,5 нм» также было дано в качестве названия для первого узла за пределами «5 нм». [64]

Ссылки

  1. ^ Катресс, д-р Ян. «Выход годных на 5 нм выше, чем на 7 нм»: обновление TSMC по уровню дефектов для N5». AnandTech . Архивировано из оригинала 30 августа 2020 г. Получено 28 августа 2020 г.
  2. ^ "Marvell и TSMC сотрудничают для поставки портфеля инфраструктуры данных на основе технологии 5 нм". HPCwire . Архивировано из оригинала 15 сентября 2020 г. Получено 28 августа 2020 г.
  3. ^ «Больше никаких нанометров». 23 июля 2020 г.
  4. ^ Международная дорожная карта для устройств и систем: обновление 2021 г.: Подробнее Мур, IEEE, 2021, стр. 7, заархивировано из оригинала 7 августа 2022 г. , извлечено 7 августа 2022 г.
  5. ^ «7 нм, 5 нм и 3 нм от TSMC — это просто цифры… неважно, что это за цифры». 10 сентября 2019 г. Архивировано из оригинала 17 июня 2020 г. Получено 20 апреля 2020 г.
  6. ^ Сэмюэл К. Мур (21 июля 2020 г.). «Лучший способ измерения прогресса в области полупроводников: пора отказаться от старой метрики закона Мура». IEEE Spectrum . IEEE. Архивировано из оригинала 2 декабря 2020 г. . Получено 20 апреля 2021 г. .
  7. ^ "Quantum Effects At 7/5nm And Beyond". Semiconductor Engineering . Архивировано из оригинала 15 июля 2018 г. Получено 15 июля 2018 г.
  8. ^ "IBM заявляет о самом маленьком в мире кремниевом транзисторе - TheINQUIRER". Theinquirer.net . 9 декабря 2002 г. Архивировано из оригинала 31 мая 2011 г. Получено 7 декабря 2017 г.
  9. ^ Дорис, Брюс Б.; Докумачи, Омер Х.; Ионг, Мейкей К.; Мокута, Анда; Чжан, Ин; Канарски, Томас С.; Рой, РА (декабрь 2002 г.). Экстремальное масштабирование с использованием ультратонких кремниевых канальных МОП-транзисторов . Сборник. Международная встреча по электронным приборам. стр. 267–270. doi :10.1109/IEDM.2002.1175829. ISBN 0-7803-7462-2. S2CID  10151651.
  10. ^ "NEC тестирует самый маленький в мире транзистор". Thefreelibrary.com . Архивировано из оригинала 15 апреля 2017 г. Получено 7 декабря 2017 г.
  11. ^ Вакабаяси, Хитоши; Ямагами, Сигэхару; Икезава, Нобуюки; Огура, Ацуши; Нарихиро, Мицуру; Арай, К.; Очиаи, Ю.; Такеучи, К.; Ямамото, Т.; Могами, Т. (декабрь 2003 г.). Планарно-объемные КМОП-устройства с разрешением менее 10 нм, использующие управление боковым переходом . Международная конференция IEEE по электронным устройствам, 2003 г., стр. 20.7.1–20.7.3. doi :10.1109/IEDM.2003.1269446. ISBN 0-7803-7872-5. S2CID  2100267.
  12. ^ "IMEC и Cadence раскрывают 5-нм тестовый чип". Semiwiki.com . 4 июля 2023 . Получено 4 июля 2023 .
  13. ^ "Дорожная карта к 5 нм: необходимая конвергенция многих решений". Semi.org . Архивировано из оригинала 26 ноября 2015 г. Получено 25 ноября 2015 г.
  14. ^ Mark LaPedus (20 января 2016 г.). "5nm Fab Challenges". Архивировано из оригинала 27 января 2016 г. Получено 22 января 2016 г. Intel представила документ, который вызвал искры и подогрел спекуляции относительно будущего направления передовой индустрии ИС. Компания описала транзистор следующего поколения, называемый нанопроводным FET, который представляет собой повернутый на бок finFET с затвором, обернутым вокруг него. Нанопроводной FET Intel, иногда называемый GAT-All-Around FET, как говорят, соответствует требованиям к устройствам для 5 нм, как определено в Международной технологической дорожной карте для полупроводников (ITRS).
  15. ^ Себастьян, Энтони (5 июня 2017 г.). «IBM представляет первый в мире 5-нм чип». Ars Technica . Архивировано из оригинала 5 июня 2017 г. Получено 5 июня 2017 г.
  16. ^ Huiming, Bu (5 июня 2017 г.). «5-нанометровые транзисторы проникают в чипы». IBM . Архивировано из оригинала 9 июня 2021 г. Получено 9 июня 2021 г.
  17. ^ "IBM Figures Out How to Make 5nm Chips". Uk.pcmag.com . 5 июня 2017 г. Архивировано из оригинала 3 декабря 2017 г. Получено 7 декабря 2017 г.
  18. ^ ab Шилов, Антон. "Samsung Completes Development of 5nm EUV Process Technology". AnandTech . Архивировано из оригинала 20 апреля 2019 г. Получено 31 мая 2019 г.
  19. ^ ab «TSMC и партнеры по экосистеме OIP предоставляют первую в отрасли полную инфраструктуру проектирования для 5-нм техпроцесса» (пресс-релиз). TSMC. 3 апреля 2019 г.
  20. ^ "SALELE Double Patterning for 7nm and 5nm Nodes". LinkedIn . Архивировано из оригинала 20 сентября 2021 г. Получено 25 марта 2021 г.
  21. ^ Jaehwan Kim; Jin Kim; Byungchul Shin; Sangah Lee; Jae-Hyun Kang; Joong-Won Jeon; Piyush Pathak; Jac Condella; Frank E. Gennari; Philippe Hurat; Ya-Chieh Lai (23 марта 2020 г.). Снижение риска выхода годных изделий, связанного с процессом, с помощью замены шаблона на этапе проектирования для системных ИС, производимых на передовых технологических узлах . Proc. SPIE 11328, Совместная оптимизация проектирования, процесса и технологии для технологичности XIV, 113280I. Сан-Хосе, Калифорния, США. doi : 10.1117/12.2551970.
  22. ^ Solca, Bogdan (22 октября 2019 г.). «TSMC уже производит отбор проб 5 нм A14 Bionic SoC от Apple для iPhone 2020 года». Notebookcheck . Архивировано из оригинала 12 января 2020 г. . Получено 12 января 2020 г. .
  23. ^ "TSMC Details 5 nm". 21 марта 2020 г.
  24. ^ «Специализированная литография: формирование рисунка на 5-нм металле с 5,5 дорожками с помощью DUV».
  25. ^ G. Yeap и др. Технологическая платформа производства КМОП 5 нм с полнофункциональным EUV и FinFET с каналом высокой мобильности с плотнейшими ячейками SRAM размером 0,021 мкм2 для мобильных SoC и высокопроизводительных вычислительных приложений . Международная конференция IEEE по электронным приборам (IEDM) 2019 г. doi : 10.1109/IEDM19573.2019.8993577.
  26. ^ Кутресс, д-р Ян. "Ранний тестовый чип TSMC 5 нм дает 80%, HVM появится в первом полугодии 2020 года". AnandTech . Архивировано из оригинала 25 мая 2020 года . Получено 19 декабря 2019 года .
  27. ^ Hruska, Joel (25 августа 2020 г.). «TSMC прокладывает агрессивный курс для 3-нм литографии и далее». ExtremeTech . Архивировано из оригинала 22 сентября 2020 г. . Получено 12 сентября 2020 г. .
  28. ^ Патель, Дилан (27 октября 2020 г.). «Apple’s A14 Packs 134 Million Transistors/mm², but Falls Lowers of TSMC’s Density Claims». SemiAnalysis . Архивировано из оригинала 12 декабря 2020 г. . Получено 29 октября 2020 г. .
  29. ^ «TSMC расширяет лидерство в области передовых технологий с помощью процесса N4P». TSMC (пресс-релиз). 26 октября 2021 г.
  30. ^ "TSMC расширяет свое 5-нм семейство с новым узлом N4P с повышенной производительностью". WikiChip . 26 октября 2021 г. Архивировано из оригинала 29 мая 2022 г. Получено 28 мая 2022 г.
  31. ^ ab "TSMC представляет процесс N4X" (пресс-релиз). TSMC. 16 декабря 2021 г.
  32. ^ ab "Будущее уже наступило (запись в блоге)". TSMC . 16 декабря 2021 г. Архивировано из оригинала 7 мая 2022 г. Получено 25 мая 2022 г.
  33. ^ ab Шилов, Антон (17 декабря 2021 г.). "TSMC представляет узел N4X". AnandTech . Архивировано из оригинала 25 мая 2022 г. . Получено 25 мая 2022 г. .
  34. ^ ab Smith, Ryan. "Intel 4 Process Node In Detail: 2x Density Scaling, 20% Improved Performance". AnandTech . Архивировано из оригинала 13 июня 2022 г. . Получено 13 июня 2022 г. .
  35. ↑ Джонс, Скоттен (13 июня 2022 г.). «Intel 4 Deep Dive». SemiWiki .
  36. ^ ab Schor, David (19 июня 2022 г.). «Взгляд на технологию процесса Intel 4». WikiChip Fuse .
  37. ^ "AMD запускает процессоры Ryzen 7000 серии для настольных ПК с архитектурой "Zen 4": самое быстрое ядро ​​в играх" (пресс-релиз). 29 августа 2022 г. Получено 31 марта 2023 г.
  38. ^ Викенс, Кэти (30 августа 2022 г.). «Лиза Су из AMD подтверждает архитектуру графического процессора RDNA 3 на базе чиплетов». PC Gamer . Получено 20 сентября 2022 г. .
  39. ^ "IRDS international roadmap for devices and systems edition 2017" (PDF) . Архивировано из оригинала (PDF) 25 октября 2018 г.
  40. ^ abc Jones, Scotten (29 апреля 2020 г.), «Может ли TSMC сохранить свое лидерство в области технологических процессов», SemiWiki , заархивировано из оригинала 13 мая 2022 г. , извлечено 11 апреля 2022 г.
  41. ^ "Samsung Foundry Update 2019". SemiWiki . 6 августа 2019. Архивировано из оригинала 29 мая 2022 года . Получено 14 мая 2022 года .
  42. ^ ab "Обновление Samsung 5 нм и 4 нм". WikiChip . 19 октября 2019 г.
  43. ^ ab "5 нм литографический процесс". WikiChip . Архивировано из оригинала 6 ноября 2020 . Получено 30 апреля 2017 .
  44. ^ abcd «Samsung 3nm GAAFET входит в рискованное производство; обсуждаются усовершенствования следующего поколения». 5 июля 2022 г.
  45. ^ "NVIDIA обеспечивает квантовый скачок в производительности, представляет новую эру нейронного рендеринга с GeForce RTX 40 Series". NVIDIA Newsroom . Получено 20 сентября 2022 г. .
  46. ^ «ПРАВДА о TSMC 5 нм».
  47. ^ «N3E заменяет N3; поставляется во многих вариантах». 4 сентября 2022 г.
  48. ^ ab INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS EDITION 2017 - MORE MOORE (PDF) , ITRS, 2017, Раздел 4.5 Таблица MM-10 (стр. 12) записи : "SRAM bitcell area (um2)" ; "SRAM 111 bit cell area density - Mbits/mm2", архивировано из оригинала (PDF) 25 октября 2018 г. , извлечено 24 октября 2018 г.
  49. ^ abcd «Мы только что стали свидетелями смерти SRAM?». 4 декабря 2022 г.
  50. ^ JC Liu; et al. Надежная 5-нм КМОП-технология с FinFET 5-го поколения с полностью разработанным EUV и каналом высокой мобильности для мобильных SoC и высокопроизводительных вычислительных приложений . Международная конференция IEEE по электронным приборам (IEDM) 2020 г. doi : 10.1109/IEDM13553.2020.9372009.
  51. ^ «Samsung Foundry обещает превзойти TSMC в течение пяти лет».
  52. ^ ab Cutress, Dr Ian. "Intel's Process Roadmap to 2025: with 4nm, 3nm, 20A and 18A?!". AnandTech . Архивировано из оригинала 3 ноября 2021 г. Получено 27 июля 2021 г.
  53. ^ Шилов, Антон (25 апреля 2024 г.). «TSMC готовит более дешевый 4-нм процесс N4C к 2025 году, стремясь к снижению затрат на 8,5%». AnandTech .
  54. ^ Ранее назывался Intel 7nm
  55. ^ Боншор, Гэвин (20 октября 2022 г.). «Обзор Intel Core i9-13900K и i5-13600K: Raptor Lake приносит больше укусов». AnandTech . Получено 28 сентября 2023 г. .
  56. ^ «TSMC N3 и предстоящие задачи». 27 мая 2023 г.
  57. ^ Гартенберг, Хаим (29 июля 2021 г.). «Летняя Intel отстала». The Verge . Архивировано из оригинала 22 декабря 2021 г. . Получено 22 декабря 2021 г. .
  58. ^ «Intel представляет архитектуру Meteor Lake: Intel 4 возвещает о дезагрегированном будущем мобильных процессоров».
  59. ^ "International Technology Roadmap for Semiconductors 2.0 2015 Edition Executive Report" (PDF) . Semiconductors.org . Архивировано из оригинала (PDF) 2 октября 2016 г. . Получено 7 декабря 2017 г. .
  60. ^ "5 нм литографический процесс". WikiChip . Архивировано из оригинала 6 ноября 2020 . Получено 7 декабря 2017 .
  61. ^ "Samsung 3 нм GAAFET Node отложен до 2024 года". 30 июня 2021 г. Архивировано из оригинала 17 декабря 2021 г. Получено 8 июля 2021 г.
  62. ^ Шилов, Антон. "Samsung: Deployment of 3nm GAE Node on Track for 2022". AnandTech . Архивировано из оригинала 27 июля 2021 г. . Получено 27 июля 2021 г. .
  63. ^ Шилов, Антон. "TSMC Update: 2nm in Development, 3nm and 4nm on Track for 2022". AnandTech . Архивировано из оригинала 27 июля 2021 г. . Получено 27 июля 2021 г. .
  64. ^ "15 Views from a Silicon Summit: Macro to nano perspectives of chip horizon". EE Times . 16 января 2017 г. Архивировано из оригинала 28 июня 2018 г. Получено 4 июня 2018 г.

Внешние ссылки