Проектирование для тестирования или проектирование для тестируемости ( DFT ) состоит из методов проектирования ИС , которые добавляют функции тестируемости к проектированию аппаратного продукта. Добавленные функции облегчают разработку и применение производственных тестов к проектируемому оборудованию. Целью производственных тестов является подтверждение того, что оборудование продукта не содержит производственных дефектов, которые могут отрицательно повлиять на правильное функционирование продукта.
Тесты применяются на нескольких этапах производственного процесса оборудования и для некоторых продуктов могут также использоваться для обслуживания оборудования в среде заказчика. Тесты обычно управляются тестовыми программами , которые выполняются с использованием автоматического испытательного оборудования (ATE) или, в случае обслуживания системы, внутри самой собранной системы. Помимо поиска и указания наличия дефектов (т. е., тест не пройден), тесты могут регистрировать диагностическую информацию о характере обнаруженных сбоев теста. Диагностическая информация может использоваться для определения источника сбоя.
Другими словами, ответ векторов (шаблонов) от исправной схемы сравнивается с ответом векторов (использующих те же шаблоны) от DUT (тестируемого устройства). Если ответ тот же самый или совпадает, схема исправна. В противном случае схема не изготовлена так, как предполагалось.
DFT играет важную роль в разработке тестовых программ и в качестве интерфейса для тестового приложения и диагностики. Автоматическая генерация тестовых шаблонов , или ATPG, намного проще, если были реализованы соответствующие правила и предложения DFT.
Методы DFT использовались по крайней мере с первых дней электрического/электронного оборудования для обработки данных. Ранними примерами из 1940-х/50-х годов являются переключатели и приборы, которые позволяли инженеру «сканировать» (т. е. выборочно зондировать) напряжение/ток в некоторых внутренних узлах аналогового компьютера [аналоговое сканирование]. DFT часто ассоциируется с модификациями конструкции, которые обеспечивают улучшенный доступ к внутренним элементам схемы, так что локальное внутреннее состояние может контролироваться ( управляемость ) и/или наблюдаться ( наблюдаемость ) более легко. Модификации конструкции могут быть строго физическими по своей природе (например, добавление физической точки зонда в сеть) и/или добавление активных элементов схемы для облегчения управляемости/наблюдаемости (например, вставка мультиплексора в сеть). Хотя улучшения управляемости и наблюдаемости для внутренних элементов схемы, безусловно, важны для тестирования, они не являются единственным типом DFT. Другие руководящие принципы, например, касаются электромеханических характеристик интерфейса между тестируемым продуктом и испытательным оборудованием. Примерами являются рекомендации по размеру, форме и расстоянию между точками зондирования или предложение добавить высокоомное состояние к драйверам, подключенным к исследуемым сетям, чтобы снизить риск повреждения при обратном движении.
За эти годы отрасль разработала и использовала большое количество более или менее подробных и более или менее формальных руководств для желаемых и/или обязательных модификаций схем DFT. Общее понимание DFT в контексте Electronic Design Automation (EDA) для современной микроэлектроники в значительной степени сформировано возможностями коммерческих программных средств DFT, а также экспертизой и опытом профессионального сообщества инженеров DFT, исследующих, разрабатывающих и использующих такие инструменты. Большая часть соответствующих знаний DFT сосредоточена на цифровых схемах, в то время как DFT для аналоговых/смешанных схем занимает несколько второстепенное место.
DFT влияет и зависит от методов, используемых для разработки тестов, их применения и диагностики.
Большинство поддерживаемых инструментами DFT, практикуемых в отрасли сегодня, по крайней мере для цифровых схем, основаны на парадигме структурного теста . Структурный тест не делает прямой попытки определить, является ли общая функциональность схемы правильной. Вместо этого он пытается убедиться, что схема была правильно собрана из некоторых низкоуровневых строительных блоков, как указано в структурном списке соединений . Например, присутствуют ли все указанные логические вентили , работают ли они правильно и правильно ли подключены? Условием является то, что если список соединений правильный, а структурное тестирование подтвердило правильную сборку элементов схемы, то схема должна функционировать правильно.
Обратите внимание, что это сильно отличается от функционального тестирования , которое пытается подтвердить, что тестируемая схема функционирует в соответствии со своей функциональной спецификацией. Это тесно связано с проблемой функциональной проверки , заключающейся в определении того, соответствует ли схема, указанная в списке соединений, функциональным спецификациям, предполагая, что она построена правильно.
Одним из преимуществ структурной парадигмы является то, что генерация тестов может сосредоточиться на тестировании ограниченного числа относительно простых элементов схемы, а не иметь дело с экспоненциально растущим множеством функциональных состояний и переходов состояний. Хотя задача тестирования одного логического вентиля за раз кажется простой, есть препятствие, которое нужно преодолеть. Для современных высокосложных конструкций большинство вентилей глубоко встроены, тогда как испытательное оборудование подключено только к основным входам/выходам (I/O) и/или некоторым физическим контрольным точкам. Следовательно, встроенные вентили должны управляться через промежуточные слои логики. Если промежуточная логика содержит элементы состояний, то проблема экспоненциально растущего пространства состояний и последовательности переходов состояний создает неразрешимую проблему для генерации тестов. Чтобы упростить генерацию тестов, DFT решает проблему доступности, устраняя необходимость в сложных последовательностях переходов состояний при попытке контролировать и/или наблюдать за тем, что происходит на каком-то внутреннем элементе схемы. В зависимости от выбора DFT, сделанного во время проектирования/реализации схемы, генерация структурных тестов для сложных логических схем может быть более или менее автоматизированной или самоавтоматизированной [1] [1] Архивировано 2013-10-13 на Wayback Machine . Таким образом, одной из ключевых целей методологий DFT является предоставление разработчикам возможности находить компромиссы между объемом и типом DFT и затратами/выгодами (время, усилия, качество) задачи генерации тестов.
Еще одно преимущество — это диагностика цепи на случай возникновения какой-либо проблемы в будущем. Это как добавление некоторых функций или положений в конструкцию, чтобы устройство можно было протестировать на случай возникновения какой-либо неисправности во время его использования.
Одной из проблем отрасли является необходимость идти в ногу с быстрым прогрессом в технологии микросхем (количество/размер/размещение/расстояние ввода-вывода, скорость ввода-вывода, количество/скорость/мощность внутренних цепей, терморегулирование и т. д.) без необходимости постоянного обновления испытательного оборудования. Современные методы DFT, следовательно, должны предлагать опции, которые позволяют тестировать микросхемы и сборки следующего поколения на существующем испытательном оборудовании и/или снижать требования/стоимость нового испытательного оборудования. В результате методы DFT постоянно обновляются, например, путем включения сжатия, чтобы гарантировать, что время применения тестера остается в определенных пределах, продиктованных целевой стоимостью для тестируемых продуктов.
Особенно для передовых полупроводниковых технологий ожидается, что некоторые чипы на каждой изготовленной пластине содержат дефекты, которые делают их нефункциональными. Основная цель тестирования — найти и отделить эти нефункциональные чипы от полностью функциональных, то есть один или несколько ответов, полученных тестером от нефункционального тестируемого чипа, отличаются от ожидаемого ответа. Следовательно, процент чипов, которые не проходят тест, должен быть тесно связан с ожидаемым функциональным выходом для этого типа чипа. В действительности, однако, не редкость, что все чипы нового типа чипа, поступающие на испытательный полигон в первый раз, выходят из строя (так называемая ситуация нулевого выхода). В этом случае чипы должны пройти процесс отладки, который пытается определить причину ситуации нулевого выхода. В других случаях выпадение теста (процент неудачных тестов) может быть выше ожидаемого/приемлемого или внезапно колебаться. Опять же, чипы должны быть подвергнуты процессу анализа, чтобы определить причину чрезмерного выпадения теста.
В обоих случаях важная информация о характере основной проблемы может быть скрыта в том, как чипы выходят из строя во время теста. Для облегчения анализа дополнительная информация о сбоях, помимо простого прохождения/непрохождения, собирается в журнале сбоев. Журнал сбоев обычно содержит информацию о том, когда (например, цикл тестера), где (например, на каком канале тестера) и как (например, логическое значение) тест не прошел. Диагностика пытается извлечь из журнала сбоев, в каком логическом/физическом месте внутри чипа, скорее всего, началась проблема. Прогоняя большое количество сбоев через процесс диагностики, называемый объемной диагностикой, можно идентифицировать систематические сбои.
В некоторых случаях (например, печатные платы , многокристальные модули (MCM), встроенные или автономные запоминающие устройства ) может быть возможным ремонт неисправной схемы во время тестирования. Для этого диагностика должна быстро найти неисправный блок и создать заказ на ремонт/замену неисправного блока.
Подходы DFT могут быть более или менее дружественными к диагностике. Соответствующие цели DFT — облегчить/упростить сбор данных о сбоях и диагностику до такой степени, чтобы можно было сделать возможным выборку образцов для интеллектуального анализа сбоев (FA), а также улучшить стоимость, точность, скорость и пропускную способность диагностики и FA.
Наиболее распространенный метод доставки тестовых данных со входов чипа на внутренние тестируемые схемы (CUT, для краткости) и наблюдения за их выходами называется scan-design. В scan-design регистры ( триггеры или защелки) в конструкции соединены в одну или несколько цепей сканирования , которые используются для получения доступа к внутренним узлам чипа. Тестовые шаблоны сдвигаются через цепь(и) сканирования, функциональные тактовые сигналы импульсно тестируют схему во время «цикла(ов) захвата», а затем результаты сдвигаются на выходные контакты чипа и сравниваются с ожидаемыми результатами «хорошей машины».
Прямое применение методов сканирования может привести к большим наборам векторов с соответствующими большими требованиями к времени тестера и памяти. Методы сжатия теста решают эту проблему, распаковывая вход сканирования на чипе и сжимая выход теста. Большие выигрыши возможны, поскольку любой конкретный вектор теста обычно должен устанавливать и/или проверять только небольшую часть битов цепочки сканирования.
Выходные данные проекта сканирования могут быть предоставлены в таких форматах, как последовательный векторный формат (SVF), для выполнения испытательным оборудованием.
Помимо того, что они полезны для производственного тестирования «годен/не годен», цепочки сканирования также могут использоваться для «отладки» проектов микросхем. В этом контексте микросхема работает в обычном «функциональном режиме» (например, микросхема компьютера или мобильного телефона может выполнять инструкции на языке ассемблера). В любой момент можно остановить часы микросхемы и перенастроить микросхему в «тестовый режим». В этот момент можно выгрузить полное внутреннее состояние или установить любые желаемые значения с помощью цепочек сканирования. Другое использование сканирования для помощи в отладке состоит в сканировании в начальном состоянии всех элементов памяти, а затем вернуться в функциональный режим для выполнения отладки системы. Преимущество заключается в том, что можно привести систему в известное состояние, не проходя через множество циклов синхронизации. Такое использование цепей сканирования вместе со схемами управления часами является смежной поддисциплиной логического проектирования, называемой «Проектирование для отладки» или «Проектирование для отлаживаемости». [2]