Двойная скорость передачи данных с низким энергопотреблением ( LPDDR ), также известная как LPDDR SDRAM , представляет собой тип синхронной динамической памяти с произвольным доступом , которая потребляет меньше энергии и предназначена для мобильных компьютеров и таких устройств, как мобильные телефоны. Более старые варианты также известны как Mobile DDR и сокращенно mDDR.
Современная LPDDR SDRAM отличается от DDR SDRAM различными отличиями, которые делают эту технологию более подходящей для мобильных приложений. [1] Технологические стандарты LPDDR разрабатываются независимо от стандартов DDR: например, LPDDR4X и даже LPDDR5 были реализованы до DDR5 SDRAM и предлагали гораздо более высокие скорости передачи данных, чем DDR4 SDRAM .
В отличие от стандартной SDRAM, используемой в стационарных устройствах и ноутбуках и обычно подключаемой через шину памяти шириной 64 бита, LPDDR также допускает каналы шириной 16 или 32 бита. [2]
Версии «E» и «X» обозначают расширенные версии спецификаций. Они формализуют разгон массива памяти обычно на 33%.
Как и в случае со стандартной SDRAM, большинство поколений удваивают размер внутренней выборки и скорость внешней передачи. (DDR4 и LPDDR5 являются исключениями.)
Оригинальная DDR с низким энергопотреблением (иногда называемая задним числом LPDDR1 ) представляет собой слегка модифицированную форму DDR SDRAM с некоторыми изменениями, направленными на снижение общего энергопотребления.
Самое главное, что напряжение питания снижается с 2,5 до 1,8 В. Дополнительная экономия достигается за счет обновления с температурной компенсацией (DRAM требует обновления реже при низких температурах), частичного самообновления массива и режима «глубокого отключения питания», при котором жертвуется вся память. содержание. Кроме того, чипы меньше по размеру и занимают меньше места на плате, чем их немобильные аналоги. Samsung и Micron являются двумя основными поставщиками этой технологии, которая используется в планшетах и телефонах, таких как iPhone 3GS , оригинальный iPad , Samsung Galaxy Tab 7.0 и Motorola Droid X. [3]
В 2009 году группа по стандартизации JEDEC опубликовала JESD209-2, который определил более кардинально переработанный интерфейс DDR с низким энергопотреблением. [4] [5] Он не совместим ни с DDR1, ни с DDR2 SDRAM , но может вместить:
Состояния с низким энергопотреблением аналогичны базовому LPDDR с некоторыми дополнительными опциями частичного обновления массива.
Параметры синхронизации указаны для LPDDR-200–LPDDR-1066 (тактовые частоты от 100 до 533 МГц).
Работая при напряжении 1,2 В, LPDDR2 мультиплексирует линии управления и адреса на 10-битную шину CA с двойной скоростью передачи данных . Команды аналогичны командам обычной SDRAM , за исключением переназначения кодов операций предварительной зарядки и пакетного завершения:
Бит адреса столбца C0 никогда не передается и считается равным нулю. Таким образом, пакетная передача всегда начинается с четных адресов.
LPDDR2 также имеет выбор чипа с активным низким уровнем (при высоком уровне все является NOP) и сигнал CKE включения тактовой частоты, которые работают как SDRAM. Также, как и в случае с SDRAM, команда, отправленная в цикле первого удаления CKE, выбирает состояние отключения питания:
Регистры режимов были значительно расширены по сравнению с обычной SDRAM, с 8-битным адресным пространством и возможностью их обратного чтения. Несмотря на то, что он меньше, чем EEPROM для обнаружения последовательного присутствия , в нем содержится достаточно информации, чтобы исключить необходимость в нем.
Устройства S2 менее 4 Гбит и устройства S4 менее 1 Гбит имеют только четыре банка. Они игнорируют сигнал BA2 и не поддерживают обновление каждого банка.
Устройства энергонезависимой памяти не используют команды обновления и переназначают команду предварительной зарядки для передачи битов адреса A20 и выше. Младшие биты (A19 и ниже) передаются следующей командой активации. При этом выбранная строка передается из массива памяти в один из 4 или 8 (выбираемых битами BA) буферов данных строк, где они могут быть прочитаны командой Read. В отличие от DRAM, биты адреса банка не являются частью адреса памяти; любой адрес может быть передан в любой буфер данных строки. Буфер данных строк может иметь длину от 32 до 4096 байт, в зависимости от типа памяти. Строки размером более 32 байт игнорируют некоторые младшие биты адреса в команде активации. Строки размером менее 4096 байт игнорируют некоторые старшие биты адреса в команде чтения.
Энергонезависимая память не поддерживает команду записи в буферы данных. Скорее, ряд управляющих регистров в специальной адресной области поддерживает команды чтения и записи, которые можно использовать для стирания и программирования массива памяти.
В мае 2012 года JEDEC опубликовал стандарт JESD209-3 для устройств памяти с низким энергопотреблением. [6] [7] [8] По сравнению с LPDDR2, LPDDR3 обеспечивает более высокую скорость передачи данных, большую пропускную способность и энергоэффективность, а также более высокую плотность памяти. LPDDR3 обеспечивает скорость передачи данных 1600 МТ/с и использует ключевые новые технологии: выравнивание записи и обучение командам/адресам, [9] дополнительное встроенное терминирование (ODT) и низкую емкость ввода-вывода. LPDDR3 поддерживает как пакет-на-пакете (PoP), так и дискретный тип упаковки.
Кодировка команд идентична LPDDR2, с использованием 10-битной шины CA с двойной скоростью передачи данных. [7] Однако стандарт определяет только 8 n -prefetch DRAM и не включает команды флэш-памяти.
К продуктам, использующим LPDDR3, относятся MacBook Air 2013 года, iPhone 5S , iPhone 6 , Nexus 10 , Samsung Galaxy S4 (GT-I9500) и Microsoft Surface Pro 3 и 4. [10] LPDDR3 стал массовым в 2013 году, работая на частоте 800 МГц DDR (1600 МГц). МТ/с), обеспечивая пропускную способность, сравнимую с памятью ноутбука PC3-12800 2011 года (пропускная способность 12,8 ГБ/с). [11] Для достижения такой пропускной способности контроллер должен реализовать двухканальную память. Например, так обстоит дело с Exynos 5 Dual [12] и 5 Octa. [13]
«Расширенная» версия спецификации под названием LPDDR3E увеличивает скорость передачи данных до 2133 МТ/с. Компания Samsung Electronics представила первые 4- гигабитные модули LPDDR3 класса 20 нм, способные передавать данные со скоростью до 2133 МТ/с, что более чем в два раза превышает производительность более старого модуля LPDDR2, который способен передавать только 800 МТ/с. [14] Различные SoC от разных производителей также изначально поддерживают ОЗУ LPDDR3 800 МГц. К ним относятся Snapdragon 600 и 800 от Qualcomm [15] , а также некоторые SoC из серий Exynos и Allwinner .
14 марта 2012 года JEDEC провел конференцию, чтобы изучить, как будущие требования к мобильным устройствам будут влиять на будущие стандарты, такие как LPDDR4. [16] 30 декабря 2013 года компания Samsung объявила, что разработала первый 8-гигабитный (1 ГБ) LPDDR4 класса 20 нм, способный передавать данные со скоростью 3200 МТ/с, что обеспечивает на 50 процентов более высокую производительность, чем самый быстрый LPDDR3, и потребляет около На 40 процентов меньше энергии при напряжении 1,1 В. [17] [18]
25 августа 2014 года JEDEC опубликовал стандарт JESD209-4 LPDDR4 для устройств памяти с низким энергопотреблением. [19] [20]
Значительные изменения включают в себя:
Стандарт определяет пакеты SDRAM, содержащие два независимых 16-битных канала доступа, каждый из которых подключен к двум кристаллам на пакет. Каждый канал имеет ширину 16 бит данных, имеет свои собственные управляющие/адресные контакты и обеспечивает доступ к 8 банкам DRAM. Таким образом, пакет можно подключить тремя способами:
Каждый кристалл обеспечивает 4, 6, 8, 12 или 16 гигабит памяти, по половине на каждый канал. Таким образом, каждый банк составляет одну шестнадцатую размера устройства. Он организован в соответствующее количество (от 16 КБ до 64 КБ) строк по 16384 бита (2048 байт). Планируется расширение до 24 и 32 гигабит, но пока не решено, будет ли это сделано за счет увеличения количества рядов, их ширины или количества банков.
Также определены корпуса большего размера, обеспечивающие двойную ширину (четыре канала) и до четырех матриц на пару каналов (всего 8 матриц на упаковку).
Доступ к данным осуществляется пакетами по 16 или 32 передачи (256 или 512 бит, 32 или 64 байта, 8 или 16 циклов DDR). Пакеты должны начинаться на 64-битной границе.
Поскольку тактовая частота выше, а минимальная длина пакета больше, чем в более ранних стандартах, сигналы управления могут быть более сильно мультиплексированы без того, чтобы шина команд/адресов не стала узким местом. LPDDR4 мультиплексирует линии управления и адреса на 6-битную шину CA с одинарной скоростью передачи данных. Для команд требуется два тактовых цикла, а для операций кодирования адреса (например, активация строки, чтение или запись столбца) требуются две команды. Например, чтобы запросить чтение из простаивающего чипа, требуется четыре команды, занимающие 8 тактов: Activate-1, Activate-2, Read, CAS-2.
Линия выбора чипа (CS) имеет активный высокий уровень . Первый цикл команды определяется высоким уровнем выбора чипа; во втором цикле он низкий.
Команда CAS-2 используется как вторая половина всех команд, выполняющих передачу по шине данных, и предоставляет младшие биты адреса столбца:
Длина пакета может быть настроена на 16, 32 или выбираться динамически с помощью бита BL операций чтения и записи.
Один сигнал DMI (маска/инвертирование данных) связан с каждыми 8 линиями данных и может использоваться для минимизации количества битов, которые становятся высокими во время передачи данных. Когда он высокий, остальные 8 бит дополняются как передатчиком, так и приемником. Если байт содержит пять или более битов 1, сигнал DMI может иметь высокий уровень вместе с тремя или меньшим количеством строк данных. Поскольку сигнальные линии завершаются на низком уровне, это снижает энергопотребление.
(Альтернативное использование, когда DMI используется для ограничения количества строк данных, которые переключаются при каждой передаче, максимум до 4, минимизирует перекрестные помехи. Это может использоваться контроллером памяти во время записи, но не поддерживается устройствами памяти.)
Инверсию шины данных можно включить отдельно для чтения и записи. Для маскированной записи (которая имеет отдельный код команды) работа сигнала DMI зависит от того, включена ли инверсия записи.
LPDDR4 также включает механизм «целевого обновления строк», чтобы избежать искажений из-за « забивки строк » в соседних строках. Специальная последовательность из трех последовательностей активации/предварительного заряда определяет строку, которая активировалась чаще, чем пороговое значение, указанное устройством (от 200 000 до 700 000 за цикл обновления). Внутренне устройство обновляет физически соседние строки, а не ту, которая указана в команде активации. [21] [20] : 153–54
Компания Samsung Semiconductor предложила вариант LPDDR4, который она назвала LPDDR4X. [22] : 11 LPDDR4X идентичен LPDDR4, за исключением того, что дополнительная мощность экономится за счет снижения напряжения ввода-вывода (Vddq) с 1,1 В до 0,6 В. 9 января 2017 года SK Hynix анонсировала пакеты LPDDR4X емкостью 8 и 16 ГБ. [23] [24] JEDEC опубликовал стандарт LPDDR4X 8 марта 2017 года. [25] Помимо более низкого напряжения, дополнительные улучшения включают вариант одноканального кристалла для небольших приложений, новые пакеты MCP, PoP и IoT, а также дополнительное определение и улучшения синхронизации для максимальной скорости 4266 МТ/с.
19 февраля 2019 года JEDEC опубликовал JESD209-5, Стандарт для маломощной двойной скорости передачи данных 5 (LPDDR5). [26]
В июле 2018 года компания Samsung объявила, что у нее есть рабочий прототип чипов LPDDR5. LPDDR5 вносит следующие изменения: [27]
Контроллеры памяти AMD Van Gogh, Intel Tiger Lake , Apple Silicon (M1 Pro, M1 Max, M1 Ultra, M2 и A16 Bionic), Huawei Kirin 9000 и Snapdragon 888 поддерживают LPDDR5.
Удвоение скорости передачи и увеличение тактовой частоты на четверть скорости приводят к тому, что частота тактовой частоты составляет половину аналогичной тактовой частоты LPDDR4. Шина команд (CA) расширена до 7 бит, и команды передаются с двойной скоростью передачи данных, поэтому команды в конечном итоге отправляются с той же скоростью, что и LPDDR4.
По сравнению с более ранними стандартами номенклатура адресов столбцов изменилась. И LPDDR4, и LPDDR5 допускают до 10 бит адреса столбца, но имена разные. C0–C9 LPDDR4 переименованы в B0–B3 и C0–C5. Как и в случае с LPDDR4, запись должна начинаться с адреса, кратного 16, с нулевым значением B0–B3, но операции чтения могут запрашивать передачу пакета в другом порядке, указав ненулевое значение для B3.
Как и в случае с LPDDR4, для чтения некоторых данных требуется 4 команды: две команды активации для выбора строки, затем CAS и команда чтения для выбора столбца. В отличие от LPDDR4, команда CAS предшествует команде чтения или записи. На самом деле это неправильное название, поскольку столбец вообще не выбирается. Вместо этого его основная функция — подготовить DRAM к синхронизации с предстоящим запуском высокоскоростных тактовых импульсов WCK. Биты WS_FS, WS_RD и WS_WR выбирают различные тайминги, при этом параметры _RD и _WR оптимизированы для немедленной последующей команды чтения или записи, тогда как опция _FS немедленно запускает тактовый сигнал и может сопровождаться несколькими операциями чтения или записи, обеспечивая доступ к нескольким банкам.
CAS также указывает опцию «записать X». Если бит WRX установлен, запись не передает данные, а заполняет пакет нулями или единицами под контролем бита WXS (выбор записи-X). Это занимает столько же времени, но экономит энергию.
В дополнение к обычным пакетам по 16, существуют команды для выполнения пакетов двойной длины по 32. Чтение (но не запись) может указывать начальную позицию в выровненном пакете из 32 слов, используя биты C0 и B3.
28 июля 2021 года JEDEC опубликовал JESD209-5B, Стандарт для двойной скорости передачи данных с низким энергопотреблением 5X (LPDDR5X) [30] со следующими изменениями:
9 ноября 2021 года Samsung объявила, что компания разработала первую в отрасли DRAM LPDDR5X. Реализация Samsung включает 16-гигабитные (2 ГБ) кристаллы на техпроцессе 14 нм и модули, содержащие до 32 кристаллов (64 ГБ) в одном корпусе. По данным компании, новые модули будут потреблять на 20% меньше энергии, чем LPDDR5. [31] По словам Андрея Фрумусану из AnandTech , LPDDR5X в SoC и других продуктах ожидается для устройств поколения 2023 года. [32]
19 ноября 2021 года Micron объявила, что Mediatek проверила свою DRAM LPDDR5X для SoC Mediatek Dimensity 9000 5G. [33]
25 января 2023 года SK Hynix анонсировала чипы LPDDR5 с пропускной способностью 9,6 Гбит/с, что на 13% выше, чем у LPDDR5X. Hynix называет это расширение «LPDDR5 Turbo» (LPDDR5T). [34] Он действует вДиапазон напряжения питания 1,01–1,12 В.
MediaTek Dimensity 9300 поддерживает LPDDR5T.