Синхронная динамическая оперативная память ( синхронное динамическое ОЗУ или SDRAM ) — это любая DRAM , в которой работа ее внешнего контактного интерфейса координируется внешним тактовым сигналом .
Интегральные схемы (ИС) DRAM , производившиеся с начала 1970-х по начало 1990-х годов, использовали асинхронный интерфейс, в котором входные сигналы управления оказывают прямое влияние на внутренние функции, задерживаясь только из-за пересечения их полупроводниковых путей. SDRAM имеет синхронный интерфейс, благодаря которому изменения на управляющих входах распознаются после нарастающего фронта тактового входа. В семействах SDRAM, стандартизированных JEDEC , тактовый сигнал управляет работой внутреннего конечного автомата , который реагирует на входящие команды. Эти команды можно конвейеризировать для повышения производительности, при этом ранее начатые операции завершаются при получении новых команд. Память разделена на несколько одинаковых по размеру, но независимых разделов, называемых банками , что позволяет устройству одновременно обрабатывать команды доступа к памяти в каждом банке и ускорять доступ в чередующемся режиме. Это позволяет SDRAM достигать большего параллелизма и более высоких скоростей передачи данных, чем асинхронные DRAM.
Конвейерная обработка означает, что чип может принять новую команду до того, как он завершит обработку предыдущей. При конвейерной записи за командой записи может сразу же следовать другая команда, не дожидаясь записи данных в массив памяти. При конвейерном чтении запрошенные данные появляются через фиксированное количество тактов (задержек) после команды чтения, в течение которых могут быть отправлены дополнительные команды.
Самые ранние DRAM часто синхронизировались с тактовой частотой процессора и использовались с ранними микропроцессорами. В середине 1970-х годов DRAM перешли на асинхронный дизайн, но в 1990-х годах вернулись к синхронной работе. [1] [2]
Первой коммерческой SDRAM стала микросхема памяти Samsung KM48SL2000 , имевшая емкость 16 Мбит. [3] Он был изготовлен компанией Samsung Electronics с использованием технологии CMOS (комплементарный металл-оксид-полупроводник ) в 1992 году, [4] и запущен серийно в 1993 году . [3] К 2000 году SDRAM заменила практически все другие типы DRAM . в современных компьютерах из-за его большей производительности.
Задержка SDRAM по своей сути не ниже (более быстрое время доступа), чем у асинхронной DRAM. Действительно, ранняя SDRAM была несколько медленнее, чем современная пакетная EDO DRAM , из-за дополнительной логики. Преимущества внутренней буферизации SDRAM заключаются в ее способности чередовать операции с несколькими банками памяти, тем самым увеличивая эффективную пропускную способность .
Сегодня практически вся SDRAM производится в соответствии со стандартами, установленными JEDEC , ассоциацией электронной промышленности, которая принимает открытые стандарты для облегчения взаимодействия электронных компонентов. JEDEC официально приняла свой первый стандарт SDRAM в 1993 году, а затем приняла другие стандарты SDRAM, в том числе для DDR , DDR2 и DDR3 SDRAM .
SDRAM с двойной скоростью передачи данных , известная как DDR SDRAM , была впервые продемонстрирована компанией Samsung в 1997 году. [5] Samsung выпустила первый коммерческий чип DDR SDRAM (64 Мбит [6] ) в июне 1998 года, за ним последовали [7] [8] [9] вскоре в том же году компания Hyundai Electronics (ныне SK Hynix ). [10]
SDRAM также доступна в зарегистрированных вариантах для систем, требующих большей масштабируемости, таких как серверы и рабочие станции .
Сегодня к крупнейшим мировым производителям SDRAM относятся: Samsung Electronics , SK Hynix , Micron Technology и Nanya Technology .
Существует несколько ограничений на производительность DRAM. Наиболее заметным является время цикла чтения, время между последовательными операциями чтения до открытой строки. Это время уменьшилось с 10 нс для SDRAM 100 МГц (1 МГц = Гц) до 5 нс для DDR-400, но осталось относительно неизменным в поколениях DDR2-800 и DDR3-1600. Однако за счет работы схемы интерфейса со все более высокими кратностями базовой скорости чтения достижимая полоса пропускания быстро увеличивается.
Другим ограничением является задержка CAS , время между предоставлением адреса столбца и получением соответствующих данных. Опять же, это время оставалось относительно постоянным и составляло 10–15 нс на протяжении последних нескольких поколений DDR SDRAM.
В процессе работы задержка CAS представляет собой определенное количество тактовых циклов, запрограммированное в регистре режима SDRAM и ожидаемое контроллером DRAM. Можно запрограммировать любое значение, но SDRAM не будет работать правильно, если оно слишком низкое. При более высоких тактовых частотах полезная задержка CAS в тактовых циклах естественным образом увеличивается. 10–15 нс — это 2–3 цикла (CL2–3) тактовой частоты 200 МГц DDR-400 SDRAM, CL4-6 для DDR2-800 и CL8-12 для DDR3-1600. Более медленные тактовые циклы, естественно, позволяют уменьшить количество циклов задержки CAS.
Модули SDRAM имеют свои собственные характеристики синхронизации, которые могут быть медленнее, чем у чипов модуля. Когда впервые появились чипы SDRAM с частотой 100 МГц, некоторые производители продавали модули «100 МГц», которые не могли надежно работать на такой тактовой частоте. В ответ Intel опубликовала стандарт PC100, в котором изложены требования и рекомендации по производству модуля памяти, способного надежно работать на частоте 100 МГц. Этот стандарт имел широкое влияние, и термин «PC100» быстро стал общим идентификатором для модулей SDRAM 100 МГц, и теперь модули обычно обозначаются номерами с префиксом «PC» (PC66, PC100 или PC133). изменилось).
Все команды синхронизируются относительно нарастающего фронта тактового сигнала. В дополнение к тактовому сигналу имеется шесть управляющих сигналов, в основном активный низкий , которые отбираются по нарастающему фронту тактового сигнала:
Устройства SDRAM внутренне разделены на два, четыре или восемь независимых внутренних банков данных. От одного до трех входов адреса банка (BA0, BA1 и BA2) используются для выбора банка, которому направляется команда.
Многие команды также используют адрес, представленный на входных контактах адреса. Некоторые команды, которые либо не используют адрес, либо представляют адрес столбца, также используют A10 для выбора вариантов.
Команды SDR SDRAM определяются следующим образом:
Все поколения SDRAM (SDR и DDRx) используют по существу одни и те же команды со следующими изменениями:
Например, модуль SDRAM DIMM «512 МБ» (который содержит 512 МБ) может состоять из восьми или девяти микросхем SDRAM, каждый из которых содержит 512 Мбит памяти, и каждый из них вносит 8 бит в 64- или 72-битный модуль DIMM. ширина. Типичная микросхема SDRAM емкостью 512 Мбит содержит четыре независимых банка памяти по 16 МБ. Каждый банк представляет собой массив из 8192 строк по 16384 бита каждая. (2048 8-битных столбцов). Банк либо простаивает, либо активен, либо переходит из одного в другой. [6]
Активная команда активирует свободный банк. Он представляет двухбитный адрес банка (BA0–BA1) и 13-битный адрес строки (A0–A12) и вызывает чтение этой строки в массив банка, состоящий из всех 16 384 усилителей измерения столбцов. Это также называется «открытием» строки. Побочным эффектом этой операции является обновление ячеек динамической (емкостной) памяти этой строки.
После того, как строка активирована или «открыта», для этой строки становятся возможными команды чтения и записи . Активация требует минимального времени, называемого задержкой между строками и столбцами, или t RCD, прежде чем может произойти чтение или запись. Это время, округленное до следующего кратного тактовому периоду, определяет минимальное количество циклов ожидания между активной командой и командой чтения или записи . Во время этих циклов ожидания дополнительные команды могут быть отправлены в другие банки; потому что каждый банк работает совершенно независимо.
Для команд чтения и записи требуется адрес столбца. Поскольку каждый чип одновременно обращается к восьми битам данных, существует 2048 возможных адресов столбцов, поэтому требуется всего 11 адресных строк (A0–A9, A11).
Когда выдается команда чтения , SDRAM выдает соответствующие выходные данные по линиям DQ вовремя нарастающего фронта тактового сигнала через несколько тактовых циклов, в зависимости от настроенной задержки CAS. Последующие слова пакета будут генерироваться вовремя для последующих нарастающих фронтов тактового сигнала.
Команда записи сопровождается передачей данных, подлежащих записи, на линии DQ во время того же нарастающего фронта тактовой частоты. В обязанности контроллера памяти входит обеспечение того, чтобы SDRAM не передавала данные чтения в линии DQ в то же время, когда ему необходимо передавать данные записи в эти линии. Это можно сделать, дождавшись завершения пакета чтения, прекратив пакет чтения или используя линию управления DQM.
Когда контроллеру памяти требуется доступ к другой строке, он должен сначала вернуть усилители считывания этого банка в состояние ожидания, готовые к распознаванию следующей строки. Это известно как операция «предварительной зарядки» или «закрытия» строки. Предварительная зарядка может быть задана явно или может выполняться автоматически по завершении операции чтения или записи. Опять же, существует минимальное время, задержка предварительной зарядки строки, t RP , которое должно пройти до того, как эта строка будет полностью «закрыта» и, таким образом, банк будет простаивать, чтобы получить еще одну команду активации для этого банка.
Хотя обновление строки является автоматическим побочным эффектом ее активации, для этого существует минимальное время, которое требует минимального времени доступа к строке t задержки RAS между активной командой, открывающей строку, и соответствующей командой предварительной зарядки, закрывающей ее. Этот предел обычно затмевается желаемыми командами чтения и записи в строку, поэтому его значение мало влияет на типичную производительность.
Команда no Operation разрешена всегда, в то время как команда регистра режима загрузки требует, чтобы все банки находились в режиме ожидания, а затем требуется задержка, чтобы изменения вступили в силу. Команда автоматического обновления также требует, чтобы все банки находились в режиме ожидания, и для возврата чипа в состояние ожидания требуется время цикла обновления t RFC . (Это время обычно равно t RCD +t RP .) Единственная другая команда, которая разрешена для неактивного банка, — это активная команда. Как упоминалось выше, для этого требуется t УЗО, прежде чем ряд полностью разомкнется и сможет принимать команды чтения и записи.
Когда банк открыт, разрешены четыре команды: чтение, запись, завершение пакета и предварительная зарядка. Команды чтения и записи начинаются пакетами, которые могут быть прерваны следующими командами.
Команда чтения, завершения пакета или предварительной зарядки может быть выдана в любое время после команды чтения и прервет пакетное чтение после настроенной задержки CAS. Таким образом, если команда чтения выдается в цикле 0, другая команда чтения выдается в цикле 2, а задержка CAS равна 3, то первая команда чтения начнет выдавать данные во время циклов 3 и 4, а затем результаты второго чтения. команда появится начиная с цикла 5.
Если команда, выданная в цикле 2, была пакетным завершением или предварительной зарядкой активного банка, то во время цикла 5 вывод не будет генерироваться.
Хотя прерывающее чтение может относиться к любому активному банку, команда предварительной зарядки прервет пакетное чтение только в том случае, если оно относится к тому же банку или ко всем банкам; команда предварительной зарядки в другой банк не прерывает пакетное чтение.
Прерывание пакета чтения командой записи возможно, но более сложно. Это можно сделать, если сигнал DQM используется для подавления вывода из SDRAM, чтобы контроллер памяти мог передавать данные по линиям DQ в SDRAM вовремя для операции записи. Поскольку влияние DQM на данные чтения задерживается на два цикла, но влияние DQM на данные записи является немедленным, DQM необходимо повышать (чтобы замаскировать данные чтения), начиная как минимум за два цикла до команды записи, но его необходимо понижать для цикл команды записи (при условии, что команда записи предназначена для какого-либо эффекта).
Чтобы сделать это всего за два тактовых цикла, требуется тщательная координация между временем, которое SDRAM требуется для отключения своего выхода на фронте тактовой частоты, и временем, когда данные должны быть переданы в качестве входных данных в SDRAM для записи на следующем фронте тактовой частоты. Если тактовая частота слишком высока, чтобы обеспечить достаточное время, может потребоваться три цикла.
Если команда чтения включает автоматическую предварительную зарядку, предварительная зарядка начинается в том же цикле, что и команда прерывания.
Современный микропроцессор с кэшем обычно обращается к памяти в строках кэша . Для передачи 64-байтовой строки кэша требуется восемь последовательных обращений к 64-битному DIMM, которые могут быть вызваны одной командой чтения или записи путем настройки микросхем SDRAM с использованием регистра режима на выполнение пакетов по восемь слов . Выборка строки кэша обычно запускается при чтении с определенного адреса, а SDRAM позволяет сначала передать «критическое слово» строки кэша. («Слово» здесь относится к ширине микросхемы SDRAM или DIMM, которая для типичного модуля DIMM составляет 64 бита.) Чипы SDRAM поддерживают два возможных соглашения по упорядочению оставшихся слов в строке кэша.
Пакеты всегда получают доступ к выровненному блоку последовательных слов BL, начинающихся с числа, кратного BL. Так, например, пакетный доступ по четырем словам к любому адресу столбца от четвертого до седьмого вернет слова с четвертого по седьмой. Однако порядок зависит от запрошенного адреса и настроенного типа пакета: последовательный или чередующийся. Обычно контроллер памяти требует того или иного. Когда длина пакета равна одному или двум, тип пакета не имеет значения. Для длины пакета, равной единице, запрошенное слово является единственным словом, к которому осуществляется доступ. При длине пакета, равной двум, доступ к запрошенному слову осуществляется первым, а к другому слову в выровненном блоке осуществляется доступ вторым. Это следующее слово, если указан четный адрес, и предыдущее слово, если указан нечетный адрес.
В последовательном пакетном режиме доступ к более поздним словам осуществляется в возрастающем порядке адреса, возвращаясь к началу блока при достижении конца. Так, например, для длины пакета, равной четырем, и запрошенного адреса столбца, равного пяти, доступ к словам будет осуществляться в порядке 5-6-7-4. Если бы длина пакета была равна восьми, порядок доступа был бы 5-6-7-0-1-2-3-4. Это делается путем добавления счетчика к адресу столбца и игнорирования переноса длины пакета. Пакетный режим с чередованием вычисляет адрес, используя исключительную операцию или между счетчиком и адресом. Используя тот же начальный адрес пять, пакет из четырех слов вернет слова в порядке 5-4-7-6. Пакет из восьми слов будет иметь вид 5-4-7-6-1-0-3-2. [11] Хотя это и более запутанно для людей, это может быть проще реализовать на аппаратном уровне, и Intel предпочитает его для своих микропроцессоров. [ нужна цитата ]
Если адрес запрошенного столбца находится в начале блока, оба пакетных режима (последовательный и чередующийся) возвращают данные в одной и той же последовательной последовательности 0-1-2-3-4-5-6-7. Разница имеет значение только в том случае, если строка кэша извлекается из памяти в порядке критического слова.
SDRAM с одинарной скоростью передачи данных имеет один 10-битный регистр программируемого режима. Более поздние стандарты SDRAM с двойной скоростью передачи данных добавляют дополнительные регистры режима, адресуемые с помощью выводов адреса банка. Для SDR SDRAM выводы адреса банка и адресные строки A10 и выше игнорируются, но во время записи в регистр режима они должны быть равны нулю.
Биты от M9 до M0 представлены в адресных строках от A9 до A0 во время цикла регистра режима загрузки.
Более поздние стандарты SDRAM (с двойной скоростью передачи данных) используют больше битов регистра режима и предоставляют дополнительные регистры режима, называемые «регистрами расширенного режима». Номер регистра кодируется на выводах адреса банка во время команды регистра режима загрузки. Например, DDR2 SDRAM имеет 13-битный регистр режима, 13-битный регистр расширенного режима № 1 (EMR1) и 5-битный регистр расширенного режима № 2 (EMR2).
Чип ОЗУ можно обновить, открывая и закрывая (активируя и предварительно заряжая) каждую строку в каждом банке. Однако для упрощения контроллера памяти чипы SDRAM поддерживают команду «автоматического обновления», которая выполняет эти операции для одной строки в каждом банке одновременно. SDRAM также поддерживает внутренний счетчик, который перебирает все возможные строки. Контроллер памяти должен просто выдавать достаточное количество команд автоматического обновления (по одной на строку, 8192 в примере, который мы использовали) каждый интервал обновления (t REF = 64 мс — обычное значение). Все банки должны находиться в режиме ожидания (закрыты, предварительно заряжены) на момент подачи этой команды.
Как уже упоминалось, вход разрешения синхронизации (CKE) может использоваться для эффективной остановки синхронизации SDRAM. На входе CKE производится выборка каждого нарастающего фронта тактового сигнала, и если он низкий, следующий нарастающий фронт тактового сигнала игнорируется для всех целей, кроме проверки CKE. Пока CKE низкий, можно изменить тактовую частоту или даже полностью остановить тактовую частоту.
Если CKE понижается, пока SDRAM выполняет операции, он просто «зависает» на месте до тех пор, пока CKE не поднимется снова.
Если SDRAM простаивает (все банки предварительно заряжены, команды не выполняются), когда CKE понижается, SDRAM автоматически переходит в режим пониженного энергопотребления, потребляя минимальную мощность до тех пор, пока CKE снова не поднимется. Это не должно длиться дольше максимального интервала обновления t REF , иначе содержимое памяти может быть потеряно. В это время разрешено полностью останавливать часы для дополнительной экономии электроэнергии.
Наконец, если CKE снижается одновременно с отправкой команды автоматического обновления в SDRAM, SDRAM переходит в режим самообновления. Это похоже на отключение питания, но SDRAM использует встроенный таймер для генерации внутренних циклов обновления по мере необходимости. В это время часы могут быть остановлены. Хотя режим самообновления потребляет немного больше энергии, чем режим пониженного энергопотребления, он позволяет полностью отключить контроллер памяти, что обычно с лихвой компенсирует разницу.
SDRAM, предназначенная для устройств с батарейным питанием, предлагает некоторые дополнительные возможности энергосбережения. Один из них — обновление, зависящее от температуры; встроенный датчик температуры снижает частоту обновления при более низких температурах, а не всегда работает с наихудшей частотой. Другой вариант — выборочное обновление, при котором самообновление ограничивается частью массива DRAM. Обновляемая часть настраивается с использованием регистра расширенного режима. Третий, реализованный в Mobile DDR (LPDDR) и LPDDR2, — это режим «глубокого отключения питания», который делает память недействительной и требует полной повторной инициализации для выхода из него. Это активируется путем отправки команды «завершение пакета» при понижении CKE.
DDR SDRAM использует архитектуру предварительной выборки, обеспечивающую быстрый и простой доступ к нескольким словам данных , расположенным в общей физической строке памяти.
Архитектура предварительной выборки использует преимущества специфических характеристик доступа к памяти DRAM. Типичные операции с памятью DRAM включают три фазы: предварительная зарядка битовой строки, доступ к строке, доступ к столбцу. Доступ к строкам является основой операции чтения, поскольку он включает в себя тщательное распознавание крошечных сигналов в ячейках памяти DRAM; это самая медленная фаза работы памяти. Однако после считывания строки последующий доступ к столбцу этой же строки может быть очень быстрым, поскольку усилители считывания также действуют как защелки. Для справки: строка устройства DDR3 емкостью 1 Гбит [6] имеет ширину 2048 бит , поэтому внутренне 2048 бит считываются в 2048 отдельных усилителей считывания во время фазы доступа к строке. Доступ к строке может занять 50 нс , в зависимости от скорости DRAM, тогда как доступ к столбцу из открытой строки занимает менее 10 нс.
Традиционные архитектуры DRAM уже давно поддерживают быстрый доступ к столбцам к битам в открытой строке. Для 8-битной микросхемы памяти с шириной строки 2048 бит доступ к любому из 256 слов данных (2048/8) в строке может быть очень быстрым, при условии, что не происходит промежуточного доступа к другим строкам.
Недостаток старого метода быстрого доступа к столбцу заключался в том, что для каждого дополнительного слова данных в строке приходилось отправлять новый адрес столбца. Адресная шина должна была работать на той же частоте, что и шина данных. Архитектура предварительной выборки упрощает этот процесс, позволяя в результате одного запроса адреса получить несколько слов данных.
В архитектуре буфера предварительной выборки, когда происходит доступ к памяти к строке, буфер захватывает набор соседних слов данных в строке и считывает их («пакетно» их) в быстрой последовательности на выводах ввода-вывода без необходимости запросы адресов отдельных столбцов. Это предполагает, что ЦП хочет, чтобы соседние слова данных находились в памяти, что на практике очень часто и происходит. Например, в DDR1 два соседних слова данных будут считаны из каждого чипа за один и тот же такт и помещены в буфер предварительной выборки. Затем каждое слово будет передаваться по последовательным нарастающим и спадающим фронтам тактового цикла. Аналогично, в DDR2 с буфером предварительной выборки 4n четыре последовательных слова данных считываются и помещаются в буфер, в то время как тактовый сигнал, который в два раза быстрее, чем внутренний тактовый сигнал DDR, передает каждое слово по последовательному нарастающему и спадающему фронту сигнала. более быстрые внешние часы [12]
Глубину буфера предварительной выборки также можно рассматривать как соотношение между частотой основной памяти и частотой ввода-вывода. В архитектуре предварительной выборки 8n (например, DDR3 ) ввод-вывод будет работать в 8 раз быстрее, чем ядро памяти (каждый доступ к памяти приводит к пакету из 8 слов данных на вводе-выводе). Таким образом, ядро памяти с частотой 200 МГц сочетается с модулями ввода-вывода, каждый из которых работает в восемь раз быстрее (1600 мегабит в секунду). Если память имеет 16 операций ввода-вывода, общая пропускная способность чтения составит 200 МГц x 8 слов данных/доступ x 16 операций ввода-вывода = 25,6 гигабит в секунду (Гбит/с) или 3,2 гигабайта в секунду (ГБ/с). Модули с несколькими микросхемами DRAM могут обеспечить соответственно более высокую пропускную способность.
Каждое поколение SDRAM имеет разный размер буфера предварительной выборки:
Первоначально известная просто как SDRAM , SDRAM с одинарной скоростью передачи данных может принимать одну команду и передавать одно слово данных за такт. Чипы изготавливаются с различными размерами шин данных (чаще всего 4, 8 или 16 бит), но микросхемы обычно собираются в 168-контактные модули DIMM , которые считывают или записывают 64 (без ECC) или 72 ( ECC ) бита за раз. .
Использование шины данных является сложным и поэтому требует сложной схемы контроллера DRAM. Это связано с тем, что данные, записываемые в DRAM, должны быть представлены в том же цикле, что и команда записи, но операции чтения производят вывод через 2 или 3 цикла после команды чтения. Контроллер DRAM должен гарантировать, что шина данных никогда не потребуется для одновременного чтения и записи.
Типичные тактовые частоты SDR SDRAM составляют 66, 100 и 133 МГц (периоды 15, 10 и 7,5 нс), обозначаемые соответственно PC66, PC100 и PC133. Были доступны тактовые частоты до 200 МГц. Он работает при напряжении 3,3 В.
Этот тип SDRAM медленнее, чем варианты DDR, поскольку за такт передается только одно слово данных (одиночная скорость передачи данных). Но этот тип также быстрее, чем его предшественники DRAM с расширенным выводом данных (EDO-RAM) и DRAM с быстрым страничным режимом (FPM-RAM), которым обычно требовалось два или три такта для передачи одного слова данных.
PC66 относится к стандарту внутренней съемной компьютерной памяти , определенному JEDEC . PC66 — Synchronous DRAM, работающий на тактовой частоте 66,66 МГц, на 64-битной шине, при напряжении 3,3 В. PC66 доступен в форм-факторах 168-контактный DIMM и 144-контактный SO-DIMM . Теоретическая пропускная способность составляет 533 МБ/с. (1 МБ/с = один миллион байт в секунду)
Этот стандарт использовался ПК на базе Intel Pentium и AMD K6 . Он также присутствует в Beige Power Mac G3 , ранних моделях iBooks и PowerBook G3 . Он также использовался во многих ранних системах Intel Celeron с частотой системной шины 66 МГц . На смену ему пришли стандарты PC100 и PC133.
PC100 — это стандарт внутренней съемной компьютерной оперативной памяти , определенный JEDEC . PC100 относится к Synchronous DRAM, работающей на тактовой частоте 100 МГц, на 64-битной шине, при напряжении 3,3 В. PC100 доступен в форм-факторах 168-контактный DIMM и 144-контактный SO-DIMM . PC100 обратно совместим с PC66 и был заменен стандартом PC133.
Модуль, построенный на чипах SDRAM с частотой 100 МГц, не обязательно способен работать на частоте 100 МГц. Стандарт PC100 определяет возможности модуля памяти в целом. PC100 используется во многих старых компьютерах; В конце 1990-х годов наиболее распространенными компьютерами с памятью PC100 были ПК.
PC133 — это стандарт компьютерной памяти, определенный JEDEC . PC133 относится к SDR SDRAM , работающей на тактовой частоте 133 МГц, на 64-битной шине, при напряжении 3,3 В. PC133 доступен в форм-факторах 168-контактный DIMM и 144-контактный SO-DIMM . PC133 — это самый быстрый и окончательный стандарт SDR SDRAM, когда-либо одобренный JEDEC, который обеспечивает пропускную способность 1,066 ГБ в секунду ([133,33 МГц * 64/8] = 1,066 ГБ/с). (1 ГБ/с = один миллиард байт в секунду) PC133 обратно совместим с PC100 и PC66.
Хотя задержка доступа к DRAM фундаментально ограничена массивом DRAM, DRAM имеет очень высокую потенциальную пропускную способность, поскольку каждое внутреннее чтение на самом деле представляет собой строку из многих тысяч бит. Чтобы сделать большую часть этой пропускной способности доступной для пользователей, был разработан интерфейс с двойной скоростью передачи данных . При этом используются те же команды, которые принимаются один раз за такт, но считываются или записываются два слова данных за такт. Интерфейс DDR выполняет это путем чтения и записи данных как по нарастающему, так и по спадающему фронту тактового сигнала. Кроме того, задним числом были внесены некоторые незначительные изменения в синхронизацию интерфейса SDR, а напряжение питания было снижено с 3,3 до 2,5 В. В результате DDR SDRAM не имеет обратной совместимости с SDR SDRAM.
DDR SDRAM (иногда называемая DDR1 для большей ясности) удваивает минимальную единицу чтения или записи; каждый доступ относится как минимум к двум последовательным словам.
Типичные тактовые частоты DDR SDRAM составляют 133, 166 и 200 МГц (7,5, 6 и 5 нс/цикл), обычно описываемые как DDR-266, DDR-333 и DDR-400 (3,75, 3 и 2,5 нс на такт). Соответствующие 184-контактные модули DIMM известны как PC-2100, PC-2700 и PC-3200. Доступна производительность до DDR-550 (PC-4400).
DDR2 SDRAM очень похожа на DDR SDRAM, но минимальная единица чтения или записи снова удваивается, до четырех последовательных слов. Протокол шины также был упрощен, чтобы обеспечить более высокую производительность. (В частности, удалена команда «завершение пакетного режима».) Это позволяет удвоить скорость шины SDRAM без увеличения тактовой частоты внутренних операций ОЗУ; вместо этого внутренние операции выполняются в модулях, в четыре раза превышающих SDRAM. Кроме того, был добавлен дополнительный вывод адреса банка (BA2), позволяющий использовать восемь банков на больших микросхемах ОЗУ.
Типичные тактовые частоты DDR2 SDRAM составляют 200, 266, 333 или 400 МГц (периоды 5, 3,75, 3 и 2,5 нс), обычно описываемые как DDR2-400, DDR2-533, DDR2-667 и DDR2-800 (периоды 2,5,5 нс). 1,875, 1,5 и 1,25 нс). Соответствующие 240-контактные модули DIMM известны как от PC2-3200 до PC2-6400. DDR2 SDRAM теперь доступна с тактовой частотой 533 МГц, обычно обозначаемой как DDR2-1066, а соответствующие модули DIMM известны как PC2-8500 (также называемые PC2-8600 в зависимости от производителя). Доступна производительность до DDR2-1250 (PC2-10000).
Обратите внимание: поскольку внутренние операции выполняются на половине тактовой частоты, память DDR2-400 (внутренняя тактовая частота 100 МГц) имеет несколько большую задержку, чем DDR-400 (внутренняя тактовая частота 200 МГц).
DDR3 продолжает эту тенденцию, удваивая минимальную единицу чтения или записи до восьми последовательных слов. Это позволяет еще раз удвоить пропускную способность и скорость внешней шины без необходимости изменения тактовой частоты внутренних операций, а только ширины. Чтобы поддерживать скорость передачи 800–1600 МБ/с (оба края тактовой частоты 400–800 МГц), внутренний массив ОЗУ должен выполнять выборку 100–200 МБ в секунду.
Опять же, с каждым удвоением недостатком является увеличение задержки . Как и во всех поколениях DDR SDRAM, команды по-прежнему ограничены одним фронтом тактовой частоты, а задержка команд выражена в тактовых циклах, что составляет половину скорости обычно указываемой скорости передачи (задержка CAS 8 для DDR3-800 равна 8/ (400 МГц) = 20 нс, точно такая же задержка CAS2 на PC100 SDR SDRAM).
Чипы памяти DDR3 производятся коммерчески, [15] и компьютерные системы, использующие их, стали доступны со второй половины 2007 года, [16] и начали активно использоваться с 2008 года. [17] Начальные тактовые частоты составляли 400 и 533 МГц, которые обозначаются как DDR3-800 и DDR3-1066 (модули PC3-6400 и PC3-8500), а 667 и 800 МГц обозначаются как DDR3-1333 и DDR3-1600 ( Модули PC3-10600 и PC3-12800) теперь стали обычным явлением. [18] Доступна производительность до DDR3-2800 (модули PC3 22400). [19]
DDR4 SDRAM является преемником DDR3 SDRAM . Он был представлен на форуме разработчиков Intel в Сан-Франциско в 2008 году и должен был быть выпущен на рынок в 2011 году. В ходе его разработки сроки значительно менялись: первоначально предполагалось, что он будет выпущен в 2012 году [20] и позже (во время его разработки). 2010), как ожидается, будет выпущена в 2015 году [21] до того, как в начале 2011 года были анонсированы образцы и производители начали объявлять, что коммерческое производство и выпуск на рынок ожидаются в 2012 году. DDR4 достигла массового внедрения на рынке примерно в 2015 году, что сопоставимо с примерно Пять лет понадобилось DDR3 для перехода массового рынка к DDR2.
Чипы DDR4 работают при напряжении 1,2 В или меньше [22] [23] по сравнению с 1,5 В чипов DDR3 и обеспечивают более 2 миллиардов передач данных в секунду. Ожидалось, что к 2013 году они будут внедрены с частотой 2133 МГц, с потенциальным повышением до 4266 МГц [24] и пониженным напряжением 1,05 В [25] .
DDR4 больше не удваивал внутреннюю ширину предварительной выборки, а использовал ту же предварительную выборку 8 n , что и DDR3. [26] Таким образом, необходимо будет чередовать операции чтения из нескольких банков, чтобы шина данных была занята.
В феврале 2009 года Samsung утвердила 40-нм чипы DRAM, что считается «значительным шагом» на пути к развитию DDR4 [27] , поскольку по состоянию на 2009 год нынешние чипы DRAM только начинали переходить на 50-нм техпроцесс. [28] В январе 2011 года компания Samsung объявила о завершении и выпуске для тестирования 30-нм модуля DRAM объемом 2048 МБ [6] DDR4. Он имеет максимальную пропускную способность 2,13 Гбит/с при напряжении 1,2 В, использует технологию псевдооткрытого стока и потребляет на 40 % меньше энергии, чем эквивалентный модуль DDR3. [29] [30]
В марте 2017 года JEDEC объявил, что стандарт DDR5 находится в стадии разработки [31] , но не предоставил никаких подробностей, за исключением целей удвоения пропускной способности DDR4, снижения энергопотребления и публикации стандарта в 2018 году. Стандарт был выпущен 14 июля 2020 года. [32 ]
Помимо DDR, было предложено несколько других технологий памяти, которые пришли на смену SDR SDRAM.
RDRAM была запатентованной технологией, конкурирующей с DDR. Его относительно высокая цена и неутешительная производительность (из-за высоких задержек и узкого 16-битного канала данных по сравнению с 64-битным каналом DDR) привели к тому, что он проиграл гонку за замену SDR SDRAM.
SLDRAM имела более высокую производительность и конкурировала с RDRAM. Он был разработан в конце 1990-х годов Консорциумом SLDRAM. Консорциум SLDRAM состоял из около 20 крупнейших производителей DRAM и компьютерной индустрии. (Консорциум SLDRAM был зарегистрирован как SLDRAM Inc., а затем изменил свое название на Advanced Memory International, Inc.) SLDRAM был открытым стандартом и не требовал лицензионных отчислений. Спецификации предусматривали 64-битную шину с тактовой частотой 200, 300 или 400 МГц. Это достигается за счет того, что все сигналы находятся на одной линии, что позволяет избежать времени синхронизации нескольких линий. Как и DDR SDRAM , SLDRAM использует шину с двойной накачкой, что обеспечивает эффективную скорость 400, [33] 600, [34] или 800 МТ/с . (1 MT/с = 1000^2 передачи в секунду)
SLDRAM использовала 11-битную командную шину (10 командных битов CA9:0 плюс одну строку FLAG начала команды) для передачи 40-битных командных пакетов по 4 последовательным фронтам дифференциального командного тактового сигнала (CCLK/CCLK#). В отличие от SDRAM, здесь не было сигналов выбора для каждого кристалла; каждому чипу при сбросе присваивался идентификатор, а команда содержала идентификатор чипа, который должен его обработать. Данные передавались пакетами по 4 или 8 слов по 18-битной (на чип) шине данных с использованием одного из двух дифференциальных тактовых импульсов данных (DCLK0/DCLK0# и DCLK1/DCLK1#). В отличие от стандартной SDRAM, тактовая частота генерируется источником данных (микросхемой SLDRAM в случае операции чтения) и передается в том же направлении, что и данные, что значительно снижает искажения данных. Чтобы избежать необходимости делать паузу при изменении источника DCLK, каждая команда указывает, какую пару DCLK она будет использовать. [35]
Основная команда чтения/записи состояла из (начиная с CA9 первого слова):
Отдельные устройства имели 8-битные идентификаторы. 9-й бит идентификатора, передаваемого в командах, использовался для адресации нескольких устройств. Можно обратиться к любой совмещенной группе размером со степень двойки. Если переданный мсбит был установлен, все младшие биты до младшего 0 бита передаваемого адреса включительно игнорировались для запроса «это адресовано мне?» целей. (Если бит ID8 на самом деле считается менее значимым, чем бит ID0, сопоставление одноадресных адресов становится частным случаем этого шаблона.)
Команда чтения/записи очистила msbit:
Заметным упущением в спецификации была возможность побайтовой записи; он был разработан для систем с кэшами и памятью ECC , которые всегда записывают данные, кратные строке кэша.
Дополнительные команды (с установленным CMD5) открывали и закрывали строки без передачи данных, выполняли операции обновления, читали или записывали регистры конфигурации и выполняли другие операции обслуживания. Большинство этих команд поддерживали дополнительный 4-битный субидентификатор (отправляемый в виде 5 бит с использованием той же многоадресной кодировки, что и основной идентификатор), который можно было использовать для различения устройств, которым был назначен один и тот же основной идентификатор, поскольку они были подключены в параллельно и всегда читаются/записываются одновременно.
Для управления различными параметрами синхронизации устройства существовало несколько 8-битных регистров управления и 32-битных регистров состояния.
VCM был проприетарным типом SDRAM, разработанным NEC , но выпущенным как открытый стандарт без каких-либо лицензионных сборов. Он совместим по выводам со стандартной SDRAM, но команды разные. Эта технология была потенциальным конкурентом RDRAM , поскольку VCM была не такой дорогой, как RDRAM. Модуль памяти виртуального канала (VCM) механически и электрически совместим со стандартной SDRAM, поэтому поддержка обоих зависит только от возможностей контроллера памяти . В конце 1990-х годов ряд чипсетов северного моста ПК (например, популярные VIA KX133 и KT133 ) включали поддержку VCSDRAM.
VCM вставляет кэш SRAM из 16 «канальных» буферов, каждый размером в 1/4 строки «сегмента», между строками усилителя считывания банков DRAM и контактами ввода-вывода данных. Команды «Предварительная выборка» и «Восстановление», уникальные для VCSDRAM, копируют данные между строкой усилителя считывания DRAM и буферами канала, в то время как эквивалент команд чтения и записи SDRAM указывает номер канала для доступа. Таким образом, чтение и запись могут выполняться независимо от текущего активного состояния массива DRAM, при этом эквивалент четырех полных строк DRAM может быть «открыт» для доступа одновременно. Это улучшение по сравнению с двумя открытыми рядами, возможными в стандартной двухбанковой SDRAM. (На самом деле для некоторых операций используется 17-й «фиктивный канал».)
Для чтения из VCSDRAM после активной команды требуется команда «предварительной выборки» для копирования данных из массива усилителей считывания в канальную SDRAM. Эта команда указывает банк, два бита адреса столбца (для выбора сегмента строки) и четыре бита номера канала. Как только это будет выполнено, массив DRAM может быть предварительно заряжен, пока продолжаются команды чтения в буфер канала. Для записи сначала данные записываются в буфер канала (обычно предварительно инициализированный с помощью команды предварительной выборки), затем команда восстановления с теми же параметрами, что и команда предварительной выборки, копирует сегмент данных из канала в массив усилителей считывания.
В отличие от обычной записи SDRAM, которая должна выполняться в активную (открытую) строку, банк VCSDRAM должен быть предварительно загружен (закрыт) при подаче команды восстановления. Активная команда сразу после команды восстановления указывает, что строка DRAM завершает запись в массив DRAM. Кроме того, существует 17-й «фиктивный канал», который позволяет осуществлять запись в текущую открытую строку. Он не может быть прочитан, но может быть предварительно загружен, записан и восстановлен в массиве усилителей считывания. [36] [37]
Хотя обычно сегмент восстанавливается по тому же адресу памяти, из которого он был предварительно выбран, буферы канала также могут использоваться для очень эффективного копирования или очистки больших, выровненных блоков памяти. (Использование сегментов в четверть ряда обусловлено тем фактом, что ячейки DRAM уже, чем ячейки SRAM.) Биты SRAM имеют ширину в четыре бита DRAM и удобно подключаются к одному из четырех битов DRAM, которые они охватывают.) Дополнительные команды выполняют предварительную выборку пары сегментов для пары каналов, а необязательная команда объединяет предварительную выборку, чтение и предварительную зарядку, чтобы уменьшить накладные расходы при случайном чтении.
Выше приведены команды, стандартизированные JEDEC. Более ранние чипы не поддерживали фиктивный канал или предварительную выборку пары и использовали другую кодировку для предварительной зарядки.
13-битная адресная шина, как показано здесь, подходит для устройства до 128 Мбит [6] . Он имеет два банка, каждый из которых содержит 8192 строки и 8192 столбца. Таким образом, адреса строк составляют 13 бит, адреса сегментов — два бита, а восемь битов адреса столбца необходимы для выбора одного байта из 2048 бит (256 байт) в сегменте.
Синхронная графическая память (SGRAM) — это специализированная форма SDRAM для графических адаптеров. Он предназначен для задач, связанных с графикой, таких как текстурная память и кадровые буферы , имеющиеся на видеокартах . Он добавляет такие функции, как маскирование битов (запись в указанную битовую плоскость, не затрагивая другие) и запись блоков (заполнение блока памяти одним цветом). В отличие от VRAM и WRAM , SGRAM является однопортовым. Однако он может открывать две страницы памяти одновременно, что имитирует двухпортовый характер других технологий видеопамяти.
Самая ранняя известная память SGRAM — это чипы емкостью 8 Мбит [6], выпущенные в 1994 году: Hitachi HM5283206, представленный в ноябре 1994 года, [38] и NEC μPD481850, представленный в декабре 1994 года. [39] Самое раннее известное коммерческое устройство, использующее SGRAM. — игровая консоль Sony PlayStation (PS) , начиная с японской модели SCPH-5000 , выпущенной в декабре 1995 года и использующей чип NEC μPD481850. [40] [41]
Графическая память SDRAM с двойной скоростью передачи данных ( GDDR SDRAM ) — это тип специализированной памяти DDR SDRAM , предназначенной для использования в качестве основной памяти графических процессоров (GPU). GDDR SDRAM отличается от обычных типов DDR SDRAM, таких как DDR3, хотя они используют некоторые общие технологии. Их основными характеристиками являются более высокие тактовые частоты как для ядра DRAM, так и для интерфейса ввода-вывода, что обеспечивает большую пропускную способность памяти для графических процессоров. По состоянию на 2023 год существует восемь последовательных поколений GDDR: GDDR2 , GDDR3 , GDDR4 , GDDR5 , GDDR5X , GDDR6 , GDDR6X и GDDR6W .
GDDR изначально была известна как DDR SGRAM. Он был коммерчески представлен как чип памяти 16 Мбит [6] компанией Samsung Electronics в 1998 году. [8]
High Bandwidth Memory (HBM) — это высокопроизводительный интерфейс оперативной памяти для 3D-стековой SDRAM от Samsung , AMD и SK Hynix . Он предназначен для использования совместно с высокопроизводительными графическими ускорителями и сетевыми устройствами. [42] Первый чип памяти HBM был произведен компанией SK Hynix в 2013 году. [43]
Первая коммерческая синхронная память DRAM, 16-Мбит KM48SL2000 от Samsung, использует однобанковую архитектуру, которая позволяет разработчикам систем легко переходить от асинхронных к синхронным системам.
{{cite news}}: CS1 maint: unfit URL (link)