stringtranslate.com

Асинхронная схема

Асинхронная схема ( бестактовая или самосинхронная схема ) [1] : Лекция 12  [примечание 1] [2] : 157–186  представляет собой последовательную цифровую логическую схему , которая не использует глобальную тактовую схему или генератор сигналов для синхронизации своих компонентов. [1] [3] : 3–5  Вместо этого компоненты управляются схемой квитирования связи, которая указывает на завершение набора инструкций. Рукопожатие работает по простым протоколам передачи данных . [3] : 115  Многие синхронные схемы были разработаны в начале 1950-х годов как часть более крупных асинхронных систем (например, ORDVAC ). Асинхронные схемы и их теория являются частью нескольких этапов проектирования интегральных схем , области цифровой электроники .

Асинхронные схемы противопоставляются синхронным схемам , в которых изменения значений сигналов в схеме запускаются повторяющимися импульсами, называемыми тактовыми сигналами . Большинство цифровых устройств сегодня используют синхронные схемы. Однако асинхронные схемы потенциально могут быть намного быстрее, иметь меньший уровень энергопотребления, электромагнитных помех и лучшую модульность в больших системах. Асинхронные схемы являются активной областью исследований в области проектирования цифровой логики . [4] [5]

Лишь в 1990-е годы жизнеспособность асинхронных схем была продемонстрирована на реальных коммерческих продуктах. [3] : 4 

Обзор

Все цифровые логические схемы можно разделить на комбинационную логику , в которой выходные сигналы зависят только от текущих входных сигналов, и последовательную логику , в которой выход зависит как от текущего входа, так и от прошлых входов. Другими словами, последовательная логика — это комбинационная логика с памятью . Практически все практические цифровые устройства требуют последовательной логики. Последовательную логику можно разделить на два типа: синхронную логику и асинхронную логику.

Синхронные схемы

В синхронных логических схемах электронный генератор генерирует повторяющуюся серию равноотстоящих импульсов, называемую тактовым сигналом . Тактовый сигнал подается на все компоненты ИС. Триггеры переворачиваются только при срабатывании фронта тактового импульса, поэтому изменения логических сигналов во всей схеме начинаются одновременно и через равные промежутки времени. Выходные данные всех элементов памяти в схеме называются состоянием схемы. Состояние синхронной схемы меняется только по тактовому импульсу. Изменения сигнала требуют определенного времени для распространения через комбинационные логические элементы схемы. Это время называется задержкой распространения .

По состоянию на 2021 год определение времени создания современных синхронных ИС потребует значительных инженерных усилий и использования сложных инструментов автоматизации проектирования . [6] Проектировщики должны гарантировать, что поступление часов не будет ошибочным. Учитывая постоянно растущий размер и сложность микросхем (например, ASIC ), это становится сложной задачей. [6] В огромных цепях сигналы, передаваемые по тактовой распределительной сети, часто оказываются в разное время в разных частях. [6] Эта проблема широко известна как « перекос часов ». [6] [7] : xiv 

Максимально возможная тактовая частота ограничена логическим путем с наибольшей задержкой распространения, называемым критическим путем. Из-за этого пути, которые могут работать быстро, большую часть времени простаивают. Широко распределенная тактовая сеть рассеивает много полезной энергии и должна работать независимо от того, получает ли схема входные данные или нет. [6] Из-за такого уровня сложности тестирование и отладка синхронных схем занимает более половины времени разработки во всех измерениях. [6]

Асинхронные схемы

Асинхронным схемам не нужны глобальные часы, и состояние схемы меняется, как только изменяются входные сигналы. Локальные функциональные блоки по-прежнему могут использоваться, но с проблемой перекоса тактовой частоты все еще можно мириться. [7] : xiv  [3] : 4 

Поскольку асинхронным схемам не нужно ждать тактового импульса, чтобы начать обработку входных данных, они могут работать быстрее. Их скорость теоретически ограничена только задержками распространения логических элементов и других элементов. [7] : xiv 

Однако асинхронные схемы сложнее проектировать, и они подвержены проблемам, которых нет в синхронных схемах. Это связано с тем, что результирующее состояние асинхронной схемы может быть чувствительным к относительному времени поступления входных сигналов на вентили. Если переходы на два входа поступают почти одновременно, схема может перейти в неправильное состояние в зависимости от небольших различий в задержках распространения вентилей.

Это называется состоянием гонки . В синхронных схемах эта проблема менее серьезна, поскольку условия гонки могут возникать только из-за входных данных извне синхронной системы, называемых асинхронными входными данными .

Хотя были созданы некоторые полностью асинхронные цифровые системы (см. ниже), сегодня асинхронные схемы обычно используются в некоторых критических частях синхронных систем, где скорость имеет большое значение, например, в схемах обработки сигналов.

Теоретическая основа

Оригинальная теория асинхронных цепей была создана Дэвидом Э. Мюллером в середине 1950-х годов. [8] Эта теория была представлена ​​позже в известной книге Рэймонда Миллера «Теория переключения». [9]

Термин «асинхронная логика» используется для описания различных стилей проектирования, в которых используются различные предположения о свойствах схемы. [10] Они варьируются от модели комплексной задержки, в которой используются «обычные» элементы обработки данных с завершением, указываемым локально сгенерированной моделью задержки, до нечувствительной к задержке конструкции, в которой могут быть учтены произвольные задержки через элементы схемы. Последний стиль имеет тенденцию создавать схемы, которые больше, чем реализации связанных данных, но которые нечувствительны к компоновке и параметрическим изменениям и, таким образом, являются «правильными по замыслу».

Асинхронная логика

Асинхронная логика — это логика , необходимая для проектирования асинхронных цифровых систем. Они функционируют без тактового сигнала , поэтому нельзя полагаться на то, что отдельные логические элементы будут иметь дискретное состояние «истина/ложь» в любой момент времени. Булева (двузначная) логика для этого не подходит, поэтому требуются расширения.

С 1984 года Вадим О. Васюкевич разработал подход, основанный на новых логических операциях, которые он назвал венъюнкцией (с асинхронным оператором « x ∠ y », обозначающим «переключение x на фоне y » или «если x , когда y , то») и секвенцией ( со знаками приоритета « x i ≻ x j » и « x i ≺ x j »). При этом учитывается не только текущее значение элемента, но и его история . [11] [12] [13] [14] [15]

Карл М. Фант разработал другую теоретическую трактовку асинхронной логики в своей работе «Логически детерминированный дизайн» в 2005 году, в которой использовалась четырехзначная логика с нулевым и промежуточным значениями в качестве дополнительных значений. Эта архитектура важна, поскольку она квазинечувствительна к задержкам . [16] [17] Скотт К. Смит и Цзя Ди разработали вариант логики нулевой конвенции Фанта со сверхнизким энергопотреблением, который включает в себя многопороговую КМОП . [18] Этот вариант называется многопороговой нулевой конвенционной логикой (MTNCL) или, альтернативно, спящей конвенционной логикой (SCL). [19]

Сети Петри

Сети Петри — привлекательная и мощная модель для рассуждений об асинхронных схемах (см. Последующие модели параллелизма ). Особенно полезный тип интерпретируемых сетей Петри, называемый графами перехода сигналов (STG), был независимо предложен в 1985 году Леонидом Розенблюмом, Алексом Яковлевым [20] и Там-Ань Чу. [21] С тех пор STG широко изучались в теории и практике, [22] [23], что привело к разработке популярных программных инструментов для анализа и синтеза асинхронных схем управления, таких как Petrify [24] и Workcraft. [25]

После сетей Петри были разработаны другие модели параллелизма, которые могут моделировать асинхронные схемы, включая модель актера и вычисления процессов .

Преимущества

Асинхронные схемы продемонстрировали множество преимуществ. Как схемы , квазинечувствительные к задержке (QDI) (обычно считаются наиболее «чистой» формой асинхронной логики, сохраняющей вычислительную универсальность), так и менее чистые формы асинхронных схем, которые используют временные ограничения для более высокой производительности и меньшей площади. и мощность дают несколько преимуществ.

Недостатки

Коммуникация

Существует несколько способов создания асинхронных каналов связи, которые можно классифицировать по протоколу и кодировке данных.

Протоколы

Существует два широко используемых семейства протоколов, которые различаются способом кодирования сообщений:

Иллюстрация двух- и четырехфазного рукопожатия. Вверху: отправитель и получатель общаются с помощью простых сигналов запроса и подтверждения. Отправитель управляет линией запроса, а получатель управляет линией подтверждения. В центре: временная диаграмма двух, двухфазной связи. Внизу: Временная диаграмма одной, четырехфазной связи.

Несмотря на большее количество переходов на один сеанс связи, схемы, реализующие четырехфазные протоколы, обычно работают быстрее и проще, чем двухфазные протоколы, поскольку сигнальные линии возвращаются в исходное состояние к концу каждого сеанса связи. В двухфазных протоколах реализации схемы должны будут хранить состояние сигнальной линии внутри себя.

Обратите внимание, что эти основные различия не учитывают большое разнообразие протоколов. Эти протоколы могут кодировать только запросы и подтверждения или также кодировать данные, что приводит к популярному многопроводному кодированию данных. Было предложено множество других, менее распространенных протоколов, включая использование одного провода для запроса и подтверждения, использование нескольких значительных напряжений, использование только импульсов или времен балансировки для снятия защелок.

Кодирование данных

В асинхронных схемах широко используются две широко используемые кодировки данных: кодирование связанных данных и многоканальное кодирование.

Другой распространенный способ кодирования данных — использование нескольких проводов для кодирования одной цифры: значение определяется проводом, на котором происходит событие. Это позволяет избежать некоторых предположений о задержке, необходимых при кодировании связанных данных, поскольку запрос и данные больше не разделены.

Кодирование связанных данных

При кодировании связанных данных используется один провод на бит данных с запросом и сигналом подтверждения; это та же самая кодировка, которая используется в синхронных схемах без ограничения на то, что переходы происходят по фронту тактового импульса. Запрос и подтверждение отправляются по отдельным проводам с помощью одного из вышеуказанных протоколов. Эти схемы обычно предполагают модель с ограниченной задержкой, в которой сигналы завершения задерживаются на время, достаточное для проведения вычислений.

В процессе работы отправитель сигнализирует о наличии и достоверности данных с помощью запроса. Затем получатель указывает завершение с подтверждением, указывая, что он может обрабатывать новые запросы. То есть запрос связан с данными, отсюда и название «связанные данные».

Схемы связанных данных часто называют микроконвейерами, независимо от того, используют ли они двухфазный или четырехфазный протокол, даже если этот термин изначально был введен для двухфазных связанных данных.

4-фазная передача пакетных данных. Вверху: отправитель и получатель соединены линиями данных, линией запроса и линией подтверждения. Внизу: временная диаграмма пакетной передачи данных. Когда строка запроса низкая, данные считаются недействительными и могут быть изменены в любое время.

Многоканальное кодирование

Многоканальное кодирование использует несколько проводов без однозначного соотношения между битами и проводами и отдельного сигнала подтверждения. Доступность данных указывается самими переходами по одному или нескольким каналам передачи данных (в зависимости от типа многоканального кодирования), а не сигналом запроса, как при кодировании пакетных данных. Это обеспечивает то преимущество, что передача данных нечувствительна к задержкам. Две распространенные многоканальные кодировки: одна горячая и двойная. Кодирование «один из n» (также известное как «1 из n») представляет число по основанию n с передачей данных по одному из n проводов. Кодирование с двумя шинами использует пары проводов для представления каждого бита данных, отсюда и название «двухканальное»; один провод в паре представляет битовое значение 0, а другой представляет битовое значение 1. Например, двухбитное число, закодированное с помощью двойной шины, будет представлено двумя парами проводов, всего четыре провода. Во время передачи данных связь происходит по одному из каждой пары проводов для обозначения битов данных. В общем случае кодировка m n представляет данные как m слов по основанию n.

Схема двойной железной дороги и связи 1 из 4. Вверху: отправитель и получатель соединены линиями передачи данных и линией подтверждения. В центре: временная диаграмма передачи отправителем значений 0, 1, 2, а затем 3 получателю с кодировкой 1 из 4. Внизу: временная диаграмма передачи отправителем тех же значений получателю с использованием двухканального кодирования. Для этого конкретного размера данных двухканальное кодирование аналогично кодированию 2x1 из 2.

Двухканальное кодирование

Кодирование с двумя рельсами с помощью четырехфазного протокола является наиболее распространенным и также называется кодированием с тремя состояниями , поскольку оно имеет два допустимых состояния (10 и 01, после перехода) и состояние сброса (00). Другое распространенное кодирование, которое приводит к более простой реализации, чем одногорячее, двухфазное двухфазное кодирование, представляет собой кодирование с четырьмя состояниями или двухканальное кодирование с уровнями, и использует бит данных и бит четности для достижения двухфазного кодирования. протокол.

Асинхронный процессор

Асинхронные процессоры — одна из нескольких идей радикального изменения конструкции процессора .

В отличие от обычного процессора, безтактовый процессор (асинхронный ЦП) не имеет центрального тактового генератора для координации прохождения данных по конвейеру. Вместо этого этапы ЦП координируются с помощью логических устройств, называемых «управлением конвейером» или «секвенсорами FIFO». По сути, контроллер конвейера синхронизирует следующий этап логики, когда существующий этап завершен. Таким образом, центральные часы не нужны. На самом деле может быть даже проще реализовать высокопроизводительные устройства с асинхронной, а не с тактовой логикой:

Сторонники асинхронной логики полагают, что эти возможности будут иметь следующие преимущества:

Самым большим недостатком безтактового ЦП является то, что большинство инструментов проектирования ЦП предполагают наличие тактового ЦП (т. е. синхронной схемы ). Многие инструменты «обеспечивают соблюдение методов синхронного проектирования». [35] Создание процессора без тактовой частоты (проектирование асинхронной схемы) включает в себя модификацию инструментов проектирования для обработки безтактовой логики и проведение дополнительных испытаний, чтобы гарантировать, что конструкция избегает метастабильных проблем. Например, группа, разработавшая AMULET , разработала инструмент под названием LARD [36] , чтобы справиться со сложной конструкцией AMULET3.

Примеры

Несмотря на все трудности, было построено множество асинхронных процессоров.

ORDVAC 1951 года был преемником ENIAC и первым когда-либо созданным асинхронным компьютером . [37] [38]

ILLIAC II был первым когда-либо созданным полностью асинхронным, независимым от скорости процессором; это был самый мощный компьютер того времени. [37]

Модули передачи регистров DEC PDP-16 (около 1973 г.) позволяли экспериментаторам создавать асинхронные 16-битные обрабатывающие элементы. Задержки для каждого модуля были фиксированными и основаны на времени наихудшего случая.

Калтех

С середины 1980-х годов Калифорнийский технологический институт разработал четыре некоммерческих процессора, пытаясь оценить производительность и энергоэффективность асинхронных схем. [39] [40]

Асинхронный микропроцессор Калифорнийского технологического института (CAM)

В 1988 году асинхронный микропроцессор Калифорнийского технологического института (CAM) стал первым асинхронным микропроцессором, квазинечувствительным к задержке (QDI), созданным Калифорнийским технологическим институтом. [39] [41] Процессор имел 16-битный RISC ISA и отдельные памяти для инструкций и данных . [39] Он был разработан MOSIS и профинансирован DARPA . Проект курировался Управлением военно-морских исследований , Управлением исследований армии и Управлением научных исследований ВВС . [39] : 12 

Во время демонстраций исследователи загрузили простую программу, которая работала в тесном цикле, подавая импульс на одну из выходных строк после каждой инструкции. Эта выходная линия была подключена к осциллографу. Когда на чип помещалась чашка горячего кофе, частота импульсов (эффективная «тактовая частота») естественным образом замедлялась, чтобы адаптироваться к ухудшению производительности нагретых транзисторов. Когда чип залили жидким азотом , скорость выполнения команд резко возросла без какого-либо дополнительного вмешательства. Кроме того, при более низких температурах напряжение, подаваемое на чип, можно было безопасно увеличить, что также улучшило скорость выполнения инструкций — опять же, без дополнительной настройки. [ нужна цитата ]

При реализации в арсениде галлия ( HGaAs
3) было заявлено, что он достигает 100MIPS. [39] : 5  В целом, в исследовательской работе результирующая производительность CAM оценивается как превосходящая коммерческие альтернативы, доступные в то время. [39] : 5 

МиниМИПС

В 1998 году был создан MiniMIPS, экспериментальный асинхронный микроконтроллер на базе MIPS I. Несмотря на то, что прогнозируемая SPICE производительность составляла около 280 MIPS при напряжении 3,3 В, реализация имела несколько ошибок в компоновке (человеческая ошибка), и результаты оказались ниже примерно на 40% (см. Таблицу). [39] : 5 

Лютоний 8051

Созданный в 2003 году, это был квазинечувствительный к задержке асинхронный микроконтроллер, предназначенный для повышения энергоэффективности. [40] [39] : 9  Реализация микроконтроллера следовала Гарвардской архитектуре . [40]

Эпсон

В 2004 году компания Epson выпустила первый в мире гибкий микропроцессор под названием ACT11 — 8-битный асинхронный чип. [42] [43] [44] [45] [46] Синхронные гибкие процессоры работают медленнее, поскольку изгиб материала, из которого изготовлен чип, вызывает дикие и непредсказуемые изменения в задержках различных транзисторов, для которых следует использовать наихудшие сценарии. предполагается везде, и все должно синхронизироваться с наихудшей скоростью. Процессор предназначен для использования в смарт-картах , размер чипов которых в настоящее время ограничен настолько маленькими, что они могут оставаться абсолютно жесткими.

ИБМ

В 2014 году IBM анонсировала чип, разработанный SyNAPSE , который работает асинхронно и имеет одно из самых высоких чисел транзисторов среди всех когда-либо произведенных чипов. Чип IBM потребляет на несколько порядков меньше энергии, чем традиционные вычислительные системы в тестах распознавания образов. [47]

График

Смотрите также

Примечания

  1. ^ Возможны глобально асинхронные локально синхронные схемы.
  2. ^ Также использовался Дристоун . [39] : 4, 8 

Рекомендации

  1. ^ Аб Горовиц, Марк (2007). «Лекция по расширенному проектированию схем СБИС». Стэнфордский университет, Лаборатория компьютерных систем. Архивировано из оригинала 21 апреля 2016 г.
  2. ^ Стаунструп, Йорген (1994). Формальный подход к проектированию оборудования. Бостон, Массачусетс, США: Springer USA. ISBN 978-1-4615-2764-0. ОСЛК  852790160.
  3. ^ abcdefghijklmnop Спарсо, Йенс (апрель 2006 г.). «Учебное пособие по проектированию асинхронных схем» (PDF) . Технический университет Дании.
  4. ^ Новик, С.М.; Сингх, М. (май – июнь 2015 г.). «Асинхронное проектирование. Часть 1: Обзор и последние достижения» (PDF) . Проектирование и тестирование IEEE . 32 (3): 5–18. дои : 10.1109/MDAT.2015.2413759. S2CID  14644656. Архивировано из оригинала (PDF) 21 декабря 2018 г. Проверено 27 августа 2019 г.
  5. ^ Новик, С.М.; Сингх, М. (май – июнь 2015 г.). «Асинхронное проектирование. Часть 2: Системы и методологии» (PDF) . Проектирование и тестирование IEEE . 32 (3): 19–28. дои : 10.1109/MDAT.2015.2413757. S2CID  16732793. Архивировано из оригинала (PDF) 21 декабря 2018 г. Проверено 27 августа 2019 г.
  6. ^ abcdef «Почему асинхронное проектирование?». Галуа, Инк . 15 июля 2021 г. Проверено 4 декабря 2021 г.
  7. ^ abcde Майерс, Крис Дж. (2001). Асинхронное проектирование схемы. Нью-Йорк: Дж. Уайли и сыновья. ISBN 0-471-46412-0. ОСЛК  53227301.
  8. ^ Мюллер, Делавэр (1955). Теория асинхронных цепей, Доклад №. 66 . Лаборатория цифровых компьютеров, Университет Иллинойса в Урбана-Шампейн.
  9. ^ Миллер, Раймонд Э. (1965). Теория переключения, Vol. II . Уайли.
  10. ^ ван Беркель, Швейцария; Джозефс, МБ; Новик, С.М. (февраль 1999 г.). «Применение асинхронных схем» (PDF) . Труды IEEE . 87 (2): 234–242. дои : 10.1109/5.740016. Архивировано из оригинала (PDF) 03 апреля 2018 г. Проверено 27 августа 2019 г.
  11. ^ Васюкевич, Вадим О. (1984). «Когда соединение как логическая/динамическая операция. Определение, реализация и приложения». Автоматическое управление и информатика . 18 (6): 68–74.(Примечание. В этой публикации функция по-прежнему вызывалась Whenjunction вместо venjunction .)
  12. ^ Васюкевич, Вадим О. (1998). «Монотонные последовательности двоичных наборов данных и их идентификация с помощью венъюнктивных функций». Автоматическое управление и информатика . 32 (5): 49–56.
  13. ^ Васюкевич, Вадим О. (апрель 2007 г.). «Декодирование асинхронных последовательностей». Автоматическое управление и информатика . 41 (2). Аллертон Пресс: 93–99. дои : 10.3103/S0146411607020058. ISSN  1558-108Х. S2CID  21204394.
  14. ^ Васюкевич, Вадим О. (2009). «Асинхронные логические элементы. Венъюнкция и секвенция» (PDF) . Архивировано (PDF) из оригинала 22 июля 2011 г.(118 страниц)
  15. ^ Васюкевич, Вадим О. (2011). Написано в Риге, Латвия. Асинхронные операторы последовательной логики: венъюнкция и секвенция — анализ и проектирование цифровых схем . Конспект лекций по электротехнике. Том. 101 (1-е изд.). Берлин / Гейдельберг, Германия: Springer-Verlag . дои : 10.1007/978-3-642-21611-4. ISBN 978-3-642-21610-7. ISSN  1876-1100. LCCN  2011929655.(xiii+1+123+7 страниц) (Примечание. На задней обложке этой книги ошибочно указан том 4, хотя на самом деле это том 101.)
  16. ^ Фант, Карл М. (февраль 2005 г.). Логически детерминированный дизайн: проект безтактовой системы с логикой соглашения NULL (NCL) (1-е изд.). Хобокен, Нью-Джерси, США: Wiley-Interscience / John Wiley and Sons, Inc. ISBN  978-0-471-68478-7. LCCN  2004050923.(xvi+292 страницы)
  17. ^ ab Fant, Карл М. (август 2007 г.). Переосмысление информатики: модель вызова выражения процесса (1-е изд.). Хобокен, Нью-Джерси, США: Wiley-Interscience / John Wiley and Sons, Inc. ISBN  978-0-471-79814-9. LCCN  2006052821 . Проверено 23 июля 2023 г.(xix+1+269 страниц)
  18. ^ Смит, Скотт С.; Ди, Цзя (2009). Проектирование асинхронных схем с использованием условной логики NULL (NCL) (PDF) . Обобщающие лекции по цифровым схемам и системам. Издательство Morgan & Claypool  [d] . стр. 61–73. eISSN  1932-3174. ISBN 978-1-59829-981-6. ISSN  1932-3166. Лекция №23 . Проверено 10 сентября 2023 г.; Смит, Скотт С.; Ди, Цзя (2022) [23 июля 2009 г.]. Проектирование асинхронных схем с использованием условной логики NULL (NCL). Обобщающие лекции по цифровым схемам и системам. Университет Арканзаса , Арканзас, США: Springer Nature Switzerland AG . дои : 10.1007/978-3-031-79800-9. eISSN  1932-3174. ISBN 978-3-031-79799-6. ISSN  1932-3166. Лекция №23 . Проверено 10 сентября 2023 г.(x+86+6 страниц)
  19. ^ Смит, Скотт С.; Ди, Цзя. «US 7 977 972 Проектирование многопороговой асинхронной схемы сверхмалой мощности» . Проверено 12 декабря 2011 г.
  20. ^ Розенблюм, Л. Я.; Яковлев А.В. (июль 1985 г.). «Сигнальные графики: от самосинхронных к синхронизированным. Материалы международного семинара по синхронизированным сетям Петри» (PDF) . Турин, Италия: IEEE CS Press. стр. 199–207. Архивировано (PDF) из оригинала 23 октября 2003 г.
  21. ^ Чу, Т.-А. (1 июня 1986 г.). «О моделях проектирования асинхронных цифровых систем СБИС». Интеграция . 4 (2): 99–113. дои : 10.1016/S0167-9260(86)80002-5. ISSN  0167-9260.
  22. ^ Яковлев, Александр; Лаваньо, Лучано; Санджованни-Винсентелли, Альберто (1 ноября 1996 г.). «Единая модель графа перехода сигналов для синтеза асинхронных схем управления». Формальные методы проектирования систем . 9 (3): 139–188. дои : 10.1007/BF00122081. ISSN  1572-8102. S2CID  26970846.
  23. ^ Кортаделла, Дж.; Кишиневский, М.; Кондратьев А.; Лаваньо, Л.; Яковлев, А. (2002). Логический синтез для асинхронных контроллеров и интерфейсов. Серия Springer в области передовой микроэлектроники. Том. 8. Берлин/Гейдельберг, Германия: Springer Berlin Heidelberg. дои : 10.1007/978-3-642-55989-1. ISBN 978-3-642-62776-7.
  24. ^ «Petrify: Похожие публикации». www.cs.upc.edu . Проверено 28 июля 2021 г.
  25. ^ "Старт - Мастерство" . сайт Workcraft.org . Проверено 28 июля 2021 г.
  26. ^ abc Новик, С.М.; Сингх, М. (сентябрь – октябрь 2011 г.). «Высокопроизводительные асинхронные конвейеры: обзор» (PDF) . IEEE Проектирование и тестирование компьютеров . 28 (5): 8–22. дои : 10.1109/mdt.2011.71. S2CID  6515750. Архивировано из оригинала (PDF) 21 апреля 2021 г. Проверено 27 августа 2019 г.
  27. ^ Новик, С.М.; Юн, Кентукки; Берел, Пенсильвания; Дупли, AE (март 1997 г.). «Предполагаемое завершение проектирования высокопроизводительных асинхронных динамических сумматоров» (PDF) . Труды Третьего международного симпозиума по перспективным исследованиям в области асинхронных цепей и систем . стр. 210–223. дои : 10.1109/ASYNC.1997.587176. ISBN 0-8186-7922-0. S2CID  1098994. Архивировано из оригинала (PDF) 21 апреля 2021 г. Проверено 27 августа 2019 г.
  28. ^ Новик, С.М. (сентябрь 1996 г.). «Проектирование асинхронного сумматора с малой задержкой с использованием спекулятивного завершения» (PDF) . Труды IEE - Компьютеры и цифровая техника . 143 (5): 301–307. doi : 10.1049/ip-cdt: 19960704. Архивировано из оригинала (PDF) 22 апреля 2021 г. Проверено 27 августа 2019 г.
  29. ^ Шейх, Б.; Манохар, Р. (май 2010 г.). «Асинхронный сумматор с плавающей запятой двойной точности IEEE 754, оптимизированный для операндов» (PDF) . Труды Международного симпозиума IEEE по асинхронным схемам и системам («Асинхронные») : 151–162. Архивировано из оригинала (PDF) 21 апреля 2021 г. Проверено 27 августа 2019 г.
  30. ^ Аб Сасао, Цутому (1993). Логический синтез и оптимизация. Бостон, Массачусетс, США: Springer USA. ISBN 978-1-4615-3154-8. OCLC  852788081.
  31. ^ «Epson разрабатывает первый в мире гибкий 8-битный асинхронный микропроцессор» [ постоянная мертвая ссылка ] 2005 г.
  32. ^ аб Фербер, Стив. «Принципы проектирования асинхронных схем» (PDF) . Стр. 232 . Архивировано из оригинала (PDF) 26 апреля 2012 г. Проверено 13 декабря 2011 г.
  33. ^ «Сохраняйте строго синхронность: ПОЦЕЛУЙТЕ на прощание эти проблемы асинхронной логики» . Новости персональной инженерии и приборостроения, ноябрь 1997 г., страницы 53–55. http://www.fpga-site.com/kiss.html
  34. ^ Аб ван Леувен, TM (2010). Реализация и автоматическое создание асинхронного запланированного графа потока данных. Делфт.
  35. ^ Крюгер, Роберт (15 марта 2005 г.). «Реалити-ТВ для инженеров-проектировщиков ПЛИС!». eetimes.com . Проверено 11 ноября 2020 г.
  36. ↑ LARD. Архивировано 6 марта 2005 г., в Wayback Machine.
  37. ^ abcd «В 1950 и 1960-х годах асинхронный дизайн использовался во многих ранних мейнфреймах, включая ILLIAC I и ILLIAC II…». Краткая история проектирования асинхронных схем
  38. ^ ab «Illiac — это двоичный параллельный асинхронный компьютер, в котором отрицательные числа представлены как дополнения до двух». - окончательное резюме «Методов дизайна Illiac», 1955 г.
  39. ^ abcdefghij Мартин, AJ; Нистром, М.; Вонг, CG (ноябрь 2003 г.). «Три поколения асинхронных микропроцессоров». IEEE Проектирование и тестирование компьютеров . 20 (6): 9–17. дои :10.1109/MDT.2003.1246159. ISSN  0740-7475. S2CID  15164301.
  40. ^ abc Мартин, AJ; Нистром, М.; Пападантонакис, К.; Пензес, ИП; Пракаш, П.; Вонг, К.Г.; Чанг, Дж.; Ко, КС; Ли, Б.; Оу, Э.; Пью, Дж. (2003). «Лютоний: субнаноджоульный асинхронный микроконтроллер 8051». Девятый международный симпозиум по асинхронным схемам и системам, 2003 г. Материалы (PDF) . Ванкувер, Британская Колумбия, Канада: IEEE Comput. Соц. стр. 14–23. дои : 10.1109/ASYNC.2003.1199162. ISBN 978-0-7695-1898-5. S2CID  13866418.
  41. ^ аб Мартин, Ален Дж. (6 февраля 2014 г.). «25 лет назад: первый асинхронный микропроцессор». Технические отчеты по информатике. Калифорнийский технологический институт. дои : 10.7907/Z9QR4V3H. {{cite journal}}: Требуется цитировать журнал |journal=( помощь )
  42. ^ «Seiko Epson предлагает гибкий процессор с помощью технологии TFT». Архивировано 1 февраля 2010 г. в Wayback Machine Марком ЛаПедусом, 2005 г.
  43. ^ «Гибкий асинхронный микропроцессор 8b на основе низкотемпературной поликремниевой TFT-технологии» Караки и др. 2005. Аннотация: «Гибкий 8b асинхронный микропроцессор ACTII… Уровень мощности составляет 30% от синхронного аналога».
  44. ^ «Введение в исследования и разработки TFT в Seiko Epson Corporation» Тацуя Симода (2005?) содержит изображение «Гибкого 8-битного асинхронного микропроцессора, ACT11»
  45. ^ «Epson разрабатывает первый в мире гибкий 8-битный асинхронный микропроцессор»
  46. ^ "Seiko Epson подробно описывает гибкий микропроцессор: листы электронной бумаги формата А4 в стадии разработки, Пол Каллендер, 2005 г.
  47. ^ «Программа SyNAPSE разрабатывает усовершенствованный чип на основе мозга». Архивировано 10 августа 2014 г. в Wayback Machine . 07 августа 2014 г.
  48. ^ История Джонниака, написанная в 1968 году.
  49. ^ В.М. Глушков и Е.Л. Ющенко. Математическое описание компьютера "Киев". УССР, 1962 г. (на русском языке)
  50. ^ «Выпуск 18 по возрождению компьютера» .
  51. ^ «Полностью асинхронно, его сотни с лишним досок рассылали запросы, отмечали результаты для кого-то другого, перехватывали чужие сигналы или данные и наносили друг другу удары в спину всевозможными забавными способами, которые иногда терпели неудачу (таймер «операция не завершена»). сработает и вызовет неисправность). ... [Там] не было никакого намека на организованную стратегию синхронизации: различные импульсы «теперь готово», «ок, иди», «возьми цикл» просто проносились через огромную заднюю панель с логическим И. с соответствующим состоянием и задушил следующего парня. Не без своего очарования, эта, казалось бы, специальная технология способствовала значительной степени перекрытия... а также [сегментации и пейджинга] механизма адресации Multics в существующей архитектуре 6000. гениальный, модульный и удивительный способ... Однако модификация и отладка процессора не принесли удовольствия». «Глоссарий Multitics: ... 6180»
  52. ^ «10/81 ... ЦП DPS 8/70M» Хронология Multics
  53. ^ «Серия 60, уровень 68 была просто переупаковкой 6180». Характеристики оборудования Multics: Серия 60, уровень 68
  54. ^ А.А. Васенков, В.Л. Дшхунян, П.Р. Машевич, П.В. Нестеров, В.В. Теленков, Ю.В. Чичерин Е., Юдицкий Д.И. "Микропроцессорная вычислительная система". Патент US4124890, 7 ноября 1978 г.
  55. ↑ Глава 4.5.3 в биографии Д. И. Юдицкого (на русском языке)
  56. ^ "Серия 587 - Коллекция чипов бывшего СССР" . Архивировано из оригинала 17 июля 2015 г. Проверено 16 июля 2015 г.
  57. ^ "Серия 588 - Коллекция чипов бывшего СССР" . Архивировано из оригинала 17 июля 2015 г. Проверено 16 июля 2015 г.
  58. ^ "Серия 1883/U830 - Коллекция чипов бывшего СССР" . Архивировано из оригинала 22 июля 2015 г. Проверено 19 июля 2015 г.
  59. ^ abc «Сетевая асинхронная архитектура для криптографических устройств», Лиляна Спадавечкья, 2005 г., в разделе «4.10.2 Анализ побочных каналов асинхронных архитектур с двумя рельсами» и разделе «5.5.5.1 Набор команд»
  60. ^ Чжан, Цяньи; Теодоропулос, Георгиос (2003). «На пути к асинхронному процессору MIPS». В Омонди Амос; Седухин, Станислав (ред.). Достижения в архитектуре компьютерных систем . Конспекты лекций по информатике. Берлин, Гейдельберг: Springer. стр. 137–150. дои : 10.1007/978-3-540-39864-6_12. ISBN 978-3-540-39864-6.
  61. ^ «Handshake Solutions HT80C51» «Handshake Solutions HT80C51 — это асинхронная реализация 80C51 с низким энергопотреблением, использующая технологию установления связи, совместимая со стандартным набором команд 8051».
  62. ^ ab Lines, Эндрю (март 2007 г.). «Vortex: суперскалярный асинхронный процессор». 13-й Международный симпозиум IEEE по асинхронным схемам и системам (ASYNC'07) . стр. 39–48. дои : 10.1109/ASYNC.2007.28. ISBN 978-0-7695-2771-0. S2CID  33189213.
  63. ^ Лайнс, А. (2003). «Nexus: асинхронное перекрестное межсоединение для синхронных систем на кристалле». 11-й симпозиум по высокопроизводительным межсоединениям, 2003 г. Материалы . Стэнфорд, Калифорния, США: IEEE Comput. Соц. стр. 2–9. дои : 10.1109/CONECT.2003.1231470. ISBN 978-0-7695-2012-4. S2CID  1799204.
  64. ^ Обзор SEAforth. Архивировано 2 февраля 2008 г. на Wayback Machine «... асинхронная схема по всему чипу. Не существует центрального тактового генератора с миллиардами тупых узлов, рассеивающих бесполезную мощность. ... ядра процессора сами по себе асинхронны».
  65. ^ «GreenArrayChips» «Многокомпьютерные чипы со сверхмалым энергопотреблением и встроенной периферией».
  66. ^ Tiempo: Асинхронный IP-адрес ядра TAM16
  67. ^ «Синхронное/асинхронное ядро ​​ASPIDA DLX» . OpenCores.org . Проверено 5 сентября 2014 г.
  68. ^ «Асинхронный процессор DLX с открытым исходным кодом (ASPIDA)» .

дальнейшее чтение

Внешние ссылки