Статический временной анализ

Методика моделирования в проектировании компьютерного оборудования

Статический временной анализ (STA) — это метод моделирования для вычисления ожидаемого времени синхронной цифровой схемы без необходимости моделирования всей схемы.

Высокопроизводительные интегральные схемы традиционно характеризуются тактовой частотой , на которой они работают. Измерение способности схемы работать на указанной скорости требует возможности измерения в процессе проектирования ее задержки на многочисленных этапах. Более того, расчет задержки должен быть включен во внутренний цикл оптимизаторов синхронизации на различных этапах проектирования, таких как логический синтез , компоновка ( размещение и маршрутизация ), а также в оптимизации на месте, выполняемые на поздних этапах цикла проектирования. Хотя такие измерения синхронизации теоретически могут быть выполнены с использованием строгого моделирования схемы , такой подход может быть слишком медленным, чтобы быть практичным. Статический анализ синхронизации играет жизненно важную роль в содействии быстрому и достаточно точному измерению синхронизации схемы. Ускорение достигается за счет использования упрощенных моделей синхронизации и в основном за счет игнорирования логических взаимодействий в схемах. ^[1] Это стало основой проектирования за последние несколько десятилетий.

Одно из самых ранних описаний подхода статического хронометража было основано на методе оценки и обзора программ (PERT) в 1966 году. ^[2] Более современные версии и алгоритмы появились в начале 1980-х годов. ^{[3] [4] [5]}

Цель

В синхронной цифровой системе данные должны перемещаться в "синхронном режиме", продвигаясь на одну ступень за каждый такт тактового сигнала . Это обеспечивается синхронизирующими элементами, такими как триггеры или защелки , которые копируют свой вход на свой выход, когда часы дают на это команду. В такой системе возможны только два вида ошибок синхронизации:

• Нарушение максимального времени , когда сигнал приходит слишком поздно и пропускает время, когда он должен продвигаться. Они более известны как нарушения/проверки настройки, которые на самом деле являются подмножеством нарушений максимального времени, включающих сдвиг цикла на синхронных путях.
• Нарушение минимального времени , когда входной сигнал изменяется слишком рано после активного перехода часов. Они более известны как нарушения/проверки удержания, которые на самом деле являются подмножеством нарушений минимального времени в синхронном пути.

Время поступления сигнала может меняться по многим причинам. Входные данные могут меняться, схема может выполнять разные операции, температура и напряжение могут меняться, а также существуют производственные различия в точной конструкции каждой детали. Основная цель статического временного анализа — убедиться, что, несмотря на эти возможные изменения, все сигналы не будут поступать ни слишком рано, ни слишком поздно, и, следовательно, можно гарантировать правильную работу схемы.

Поскольку STA способна проверять каждый путь, она может обнаруживать и другие проблемы, такие как сбои , медленные пути и рассогласование часов .

Определения

• Критический путь определяется как путь между входом и выходом с максимальной задержкой. После вычисления времени цепи одним из перечисленных ниже методов критический путь можно легко найти, используя метод трассировки .
• Время прибытия сигнала — это время, прошедшее до прибытия сигнала в определенную точку. За точку отсчета или время 0.0 часто принимают время прибытия тактового сигнала. Для расчета времени прибытия потребуется расчет задержки всех компонентов на пути. Время прибытия, как и почти все время в анализе времени, обычно хранится в виде пары значений — самое раннее возможное время, в которое сигнал может измениться, и самое позднее.
• Еще одна полезная концепция — требуемое время . Это самое позднее время, в которое может поступить сигнал, не делая тактовый цикл длиннее желаемого. Вычисление требуемого времени происходит следующим образом: на каждом первичном выходе требуемое время для нарастания/спада устанавливается в соответствии со спецификациями, предоставленными схеме. Затем выполняется обратный топологический обход, обрабатывающий каждый вентиль, когда требуемое время на всех его разветвлениях известно.
• Слак , связанный с каждым соединением, представляет собой разницу между требуемым временем и временем прибытия. Положительный sлак в некотором узле означает, что время прибытия в этот узел может быть увеличено на s , не влияя на общую задержку цепи. Наоборот, отрицательный sлак означает, что путь слишком медленный, и путь должен быть ускорен (или опорный сигнал задержан), если вся цепь должна работать с желаемой скоростью.

Углы и STA

Довольно часто проектировщики хотят квалифицировать свой проект во многих условиях. Поведение электронной схемы часто зависит от различных факторов в ее среде, таких как температура или локальные изменения напряжения. В таком случае либо STA необходимо выполнить для более чем одного такого набора условий, либо STA должна быть готова работать с диапазоном возможных задержек для каждого компонента, а не с одним значением.

При использовании соответствующих методов характеризуются закономерности изменений условий и регистрируются их экстремумы. Каждое экстремальное состояние можно назвать углом . Экстремумы в характеристиках ячеек можно рассматривать как «углы процесса, напряжения и температуры (PVT)», а экстремумы в сетевых характеристиках можно рассматривать как «углы извлечения». Затем каждый комбинированный шаблон углов извлечения PVT называют «углом синхронизации», поскольку он представляет собой точку, в которой синхронизация будет экстремальной. Если конструкция работает при каждом экстремальном состоянии, то при условии монотонного поведения конструкция также подходит для всех промежуточных точек.

Использование углов в статическом временном анализе имеет несколько ограничений. Оно может быть чрезмерно оптимистичным, поскольку предполагает идеальное отслеживание: если один затвор быстрый, все затворы предполагаются быстрыми, или если напряжение для одного затвора низкое, оно также низкое для всех остальных. Углы также могут быть чрезмерно пессимистичными, поскольку наихудший угол может возникать редко. Например, в ИС может быть не редкостью иметь один металлический слой на тонком или толстом конце его допустимого диапазона, но было бы очень редко, если бы все 10 слоев были на одном и том же пределе, поскольку они производятся независимо. Статистический STA, который заменяет задержки распределениями, а отслеживание корреляцией, предлагает более сложный подход к той же проблеме.

Наиболее известные методы STA

В статическом временном анализе слово «статический» намекает на тот факт, что этот временной анализ выполняется в манере, независимой от входных данных, и подразумевает поиск наихудшей задержки схемы по всем возможным комбинациям входных данных. Вычислительная эффективность (линейная по количеству ребер в графе) такого подхода привела к его широкому использованию, хотя он имеет некоторые ограничения. Метод, который обычно называют PERT, широко используется в STA. Однако PERT — неправильное название, и так называемый метод PERT, обсуждаемый в большинстве литературы по временному анализу, относится к методу критического пути (CPM) ^[6] , который широко используется в управлении проектами. Хотя методы, основанные на CPM, являются доминирующими в настоящее время, другие методы обхода графов схем, такие как поиск в глубину , использовались различными временными анализаторами.

Анализ временных характеристик интерфейса

Многие из распространенных проблем в проектировании чипов связаны с синхронизацией интерфейса между различными компонентами проекта. Они могут возникать из-за многих факторов, включая неполные модели имитации, отсутствие тестовых случаев для надлежащей проверки синхронизации интерфейса, требования к синхронизации, неправильные спецификации интерфейса и отсутствие понимания проектировщиком компонента, поставляемого как «черный ящик». Существуют специализированные инструменты САПР, разработанные специально для анализа синхронизации интерфейса, так же как существуют специальные инструменты САПР для проверки того, что реализация интерфейса соответствует функциональной спецификации (используя такие методы, как проверка модели ).

Статистический статический временной анализ (SSTA)

Статистический статический временной анализ (SSTA) ^[7] — это процедура, которая становится все более необходимой для обработки сложных технологических процессов и изменений окружающей среды в интегральных схемах.

Смотрите также

• Динамическая проверка синхронизации
• Автоматизация электронного проектирования
• Проектирование интегральных схем
• Логический анализатор — для проверки СТА
• Логическое моделирование
• Моделирование
• Временной запас
• Наихудшее время выполнения
• Signoff (автоматизация электронного проектирования)

Примечания

1. Кортаделла, Хорди (30 января 2017 г.). Автоматизация электронного проектирования для внедрения ИС, проектирования схем и технологии процессов (2-е изд.). Бока-Ратон: CRC Press. стр. 134. ISBN 9781315215112.
2. Киркпатрик, ТИ и Кларк, Н.Р. (1966). «PERT как средство для проектирования логики». Журнал исследований и разработок IBM . 10 (2). IBM Corp.: 135–141. doi :10.1147/rd.102.0135.
3. McWilliams, TM (1980). "Проверка ограничений по времени в больших цифровых системах" (PDF) . Design Automation, 1980. 17-я конференция по IEEE. стр. 139–147.
4. G. Martin; J. Berrie; T. Little; D. Mackay; J. McVean; D. Tomsett; L. Weston (1981). «Интегрированная система помощи в проектировании БИС». Microelectronics Journal . 12 (4): 18–22. doi :10.1016/S0026-2692(81)80259-5.
5. Хичкок, Р. и Смит, Г. Л. и Ченг, Д. Д. (1982). «Анализ временных характеристик компьютерного оборудования». IBM Journal of Research and Development . 26 (1). IBM: 100–105. CiteSeerX 10.1.1.83.2093 . doi :10.1147/rd.261.0100. {{cite journal}}: CS1 maint: multiple names: authors list (link)
6. Келли, Джеймс; Уокер, Морган. Критическое планирование и составление расписаний . Труды Восточной объединенной компьютерной конференции 1959 года.
7. Блаау, Дэвид , Кавирадж Чопра, Ашиш Шривастава и Лу Шеффер (2008). «Статистический временной анализ: от основных принципов до современного уровня». Труды IEEE по автоматизированному проектированию интегральных схем и систем . 27 (4): 589–607. doi :10.1109/TCAD.2007.907047. S2CID  14564348.{{cite journal}}: CS1 maint: multiple names: authors list (link)

Ссылки

• Electronic Design Automation For Integrated Circuits Handbook , Лаваньо, Мартин и Шеффер, ISBN 0-8493-3096-3 Обзор области. Эта статья была взята из Тома II, Главы 8, «Статический временной анализ» Сачина Сапатнекара, с разрешения. 
• Статический временной анализ для нанометровых конструкций , Р. Чадха и Дж. Бхаскер, ISBN 978-0-387-93819-6 , Springer, 2009.