stringtranslate.com

Динамическая память с произвольным доступом

Фотография кристалла интегральной схемы DRAM Micron Technology MT4C1024 (1994). Имеет емкость 1  мегабит , эквивалентную битам или 128 КиБ . [1]
Материнская плата компьютера NeXTcube , 1990 г., с 64 МБ основной памяти DRAM (вверху слева) и 256 КБ VRAM [2] (нижний край, справа от середины)

Динамическая память с произвольным доступом ( динамическая RAM или DRAM ) — это тип полупроводниковой памяти с произвольным доступом , которая хранит каждый бит данных в ячейке памяти , обычно состоящей из крошечного конденсатора и транзистора , оба обычно основаны на технологии металл-оксид-полупроводник (МОП). В то время как большинство конструкций ячеек памяти DRAM используют конденсатор и транзистор, некоторые используют только два транзистора. В конструкциях, где используется конденсатор, конденсатор может быть либо заряжен, либо разряжен; эти два состояния принимаются для представления двух значений бита, условно называемых 0 и 1. Электрический заряд на конденсаторах постепенно утекает; без вмешательства данные на конденсаторе вскоре будут потеряны. Чтобы предотвратить это, DRAM требует внешней схемы обновления памяти , которая периодически перезаписывает данные в конденсаторах, восстанавливая их до исходного заряда. Этот процесс обновления является определяющей характеристикой динамической памяти с произвольным доступом, в отличие от статической памяти с произвольным доступом (SRAM), которая не требует обновления данных. В отличие от флэш-памяти , DRAM является энергозависимой памятью (по сравнению с энергонезависимой памятью ), поскольку она быстро теряет свои данные при отключении питания. Однако DRAM демонстрирует ограниченную остаточную намагниченность данных .

DRAM обычно принимает форму интегральной микросхемы, которая может состоять из десятков или миллиардов ячеек памяти DRAM. Микросхемы DRAM широко используются в цифровой электронике , где требуется недорогая и высокоемкая компьютерная память . Одной из самых больших областей применения DRAM является основная память (в просторечии называемая «ОЗУ») в современных компьютерах и графических картах (где «основная память» называется графической памятью ). Она также используется во многих портативных устройствах и игровых консолях. Напротив, SRAM, которая быстрее и дороже DRAM, обычно используется там, где скорость имеет большее значение, чем стоимость и размер, например, в качестве кэш-памяти в процессорах .

Необходимость обновления DRAM требует более сложной схемы и синхронизации, чем SRAM. Это компенсируется структурной простотой ячеек памяти DRAM: на бит требуется только один транзистор и конденсатор по сравнению с четырьмя или шестью транзисторами в SRAM. Это позволяет DRAM достигать очень высокой плотности с одновременным снижением стоимости на бит. Обновление данных потребляет энергию, и для управления общим потреблением энергии используются различные методы.

В 2017 году цена за бит DRAM выросла на 47%, что стало самым большим скачком за 30 лет с момента скачка на 45% в 1988 году, в то время как в последние годы цена снижалась. [3] В 2018 году «ключевой характеристикой рынка DRAM является то, что в настоящее время существует только три основных поставщика — Micron Technology , SK Hynix и Samsung Electronics », которые «держат свои мощности под контролем». [4] Также есть Kioxia (ранее Toshiba Memory Corporation после отделения в 2017 году), которая не производит DRAM. Другие производители производят и продают модули DIMM (но не чипы DRAM в них), такие как Kingston Technology , и некоторые производители, которые продают стекированную DRAM (используемую, например, в самых быстрых суперкомпьютерах на экзафлопсах ), отдельно, такие как Viking Technology. Другие продают такие интегрированные в другие продукты, например, Fujitsu в своих процессорах, AMD в графических процессорах и Nvidia , использующая HBM2 в некоторых из своих чипов графических процессоров.

История

Прекурсоры

Схематический рисунок, изображающий поперечное сечение оригинальной однотранзисторной, одноконденсаторной ячейки NMOS DRAM. Она была запатентована в 1968 году.

Криптоаналитическая машина под кодовым названием «Водолей», использовавшаяся в Блетчли-парке во время Второй мировой войны, включала в себя жестко зашитую динамическую память. Бумажная лента считывалась, и символы на ней «запоминались в динамическом хранилище. В хранилище использовалась большая группа конденсаторов, которые либо были заряжены, либо нет, заряженный конденсатор представлял собой крест (1), а незаряженный конденсатор — точку (0). Поскольку заряд постепенно утекал, периодически подавался импульс для пополнения тех, которые все еще были заряжены (отсюда и термин «динамический»)». [5]

В ноябре 1965 года Toshiba представила биполярную динамическую оперативную память для своего электронного калькулятора «Toscal» BC-1411 . [6] [7] [8] В 1966 году Томохиса Ёсимару и Хироши Комикава из Toshiba подали заявку на японский патент на схему памяти, состоящую из нескольких транзисторов и конденсатора, в 1967 году они подали заявку на патент в США. [9]

Самые ранние формы DRAM, упомянутые выше, использовали биполярные транзисторы . Хотя биполярная DRAM предлагала улучшенную производительность по сравнению с памятью на магнитных сердечниках , она не могла конкурировать с более низкой ценой доминирующей в то время памяти на магнитных сердечниках. [10] Конденсаторы также использовались для более ранних схем памяти, таких как барабан компьютера Атанасова-Берри , трубка Уильямса и трубка Селектрона .

Одиночный MOS DRAM

В 1966 году доктор Роберт Деннард изобрел современную архитектуру DRAM, в которой на конденсатор приходится один МОП-транзистор [11] в исследовательском центре IBM Thomas J. Watson , когда он работал над МОП-памятью и пытался создать альтернативу SRAM, которая требовала шесть МОП-транзисторов для каждого бита данных. Изучая характеристики технологии МОП, он обнаружил, что она способна создавать конденсаторы, и что сохранение заряда или его отсутствие на МОП-конденсаторе может представлять 1 и 0 бита, в то время как МОП-транзистор может управлять записью заряда на конденсатор. Это привело к его разработке однотранзисторной ячейки памяти МОП DRAM. [12] Он подал патент в 1967 году и получил патент США номер 3 387 286 в 1968 году. [13] МОП-память обеспечивала более высокую производительность, была дешевле и потребляла меньше энергии, чем память на магнитных сердечниках. [14] В патенте изобретение описывается так: «В одном из вариантов исполнения каждая ячейка формируется с использованием одного полевого транзистора и одного конденсатора». [15]

Чипы MOS DRAM были коммерциализированы в 1969 году компанией Advanced Memory Systems, Inc из Саннивейла, штат Калифорния . Этот 1024-битный чип был продан Honeywell , Raytheon , Wang Laboratories и другим. В том же году Honeywell попросила Intel изготовить DRAM с использованием трехтранзисторной ячейки, которую они разработали. Это стало Intel 1102 в начале 1970 года. [16] Однако у 1102 было много проблем, что побудило Intel начать работу над собственной улучшенной конструкцией в тайне, чтобы избежать конфликта с Honeywell. Это стало первой коммерчески доступной DRAM, Intel 1103 , в октябре 1970 года, несмотря на первоначальные проблемы с низким выходом до пятой ревизии масок . 1103 была разработана Джоэлом Карпом и разработана Пэт Эрхарт. Маски были вырезаны Барбарой Мэнесс и Джуди Гарсиа. [17] [ оригинальное исследование? ] В начале 1970-х годов память на основе МОП-структуры превзошла память на магнитных сердечниках и стала доминирующей технологией памяти. [14]

Первой DRAM с мультиплексированными адресными линиями строк и столбцов была Mostek MK4096 4 Кбит DRAM, разработанная Робертом Пробстингом и представленная в 1973 году. Эта схема адресации использует одни и те же адресные контакты для получения нижней и верхней половины адреса ячейки памяти, на которую делается ссылка, переключаясь между двумя половинами поочередно в циклах шины. Это было радикальным шагом вперед, фактически сократив вдвое количество требуемых адресных линий, что позволило вписать ее в корпуса с меньшим количеством контактов, преимущество в стоимости, которое росло с каждым скачком размера памяти. MK4096 оказалась очень надежной конструкцией для пользовательских приложений. При плотности 16 Кбит преимущество в стоимости увеличивалось; 16 Кбит Mostek MK4116 DRAM, [18] [19], представленная в 1976 году, достигла более 75% доли мирового рынка DRAM. Однако с ростом плотности до 64 Кбит в начале 1980-х годов Mostek и другие американские производители были вытеснены японскими производителями DRAM, которые доминировали на рынках США и всего мира в 1980-х и 1990-х годах.

В начале 1985 года Гордон Мур принял решение прекратить производство Intel DRAM. [20] К 1986 году многие, но не все, производители микросхем в США прекратили выпуск DRAM. [21] Micron Technology и Texas Instruments продолжали производить их в коммерческих целях, а IBM производила их для внутреннего использования.

В 1985 году, когда чипы памяти DRAM 64K были наиболее распространенными чипами памяти, используемыми в компьютерах, и когда более 60 процентов этих чипов производились японскими компаниями, производители полупроводников в Соединенных Штатах обвинили японские компании в экспортном демпинге с целью вытеснения производителей в Соединенных Штатах из бизнеса по производству чипов памяти. Цены на продукт 64K упали до 35 центов за штуку с 3,50 долларов в течение 18 месяцев, что имело катастрофические финансовые последствия для некоторых американских фирм. 4 декабря 1985 года Управление международной торговли Министерства торговли США вынесло решение в пользу жалобы. [22]

Синхронная динамическая память с произвольным доступом (SDRAM) была разработана Samsung . Первым коммерческим чипом SDRAM был Samsung KM48SL2000, который имел емкость 16 Мб , [23] и был представлен в 1992 году. [24] Первым коммерческим чипом памяти DDR SDRAM ( SDRAM с двойной скоростью передачи данных ) был чип Samsung DDR SDRAM емкостью 64 Мб, выпущенный в 1998 году. [25]  

Позже, в 2001 году, японские производители DRAM обвинили корейских производителей DRAM в демпинге. [26]

В 2002 году американские производители компьютеров заявили о сговоре с производителями DRAM .

Принципы работы

Принципы работы для чтения простого массива DRAM 4x4
Базовая структура массива ячеек DRAM

DRAM обычно организована в прямоугольный массив ячеек хранения заряда, состоящий из одного конденсатора и транзистора на бит данных. На рисунке справа показан простой пример с матрицей ячеек размером четыре на четыре. Некоторые матрицы DRAM имеют много тысяч ячеек в высоту и ширину. [27] [28]

Длинные горизонтальные линии, соединяющие каждую строку, известны как линии слов. Каждый столбец ячеек состоит из двух битовых линий, каждая из которых соединена с каждой другой ячейкой хранения в столбце (иллюстрация справа не включает эту важную деталь). Они обычно известны как линии битов "+" и "−".

Усилитель считывания по сути представляет собой пару перекрестно соединенных инверторов между битовыми линиями. Первый инвертор подключен к входу от битовой линии + и выходу к битовой линии −. Вход второго инвертора подключен к битовой линии − с выходом к битовой линии +. Это приводит к положительной обратной связи , которая стабилизируется после того, как одна битовая линия полностью достигнет своего максимального напряжения, а другая битовая линия достигнет минимально возможного напряжения.

Операции по чтению бита данных из ячейки памяти DRAM

  1. Усилители чувств отключены. [29]
  2. Битовые линии предварительно заряжены до точно равных напряжений, которые находятся между высоким и низким логическими уровнями (например, 0,5 В, если два уровня равны 0 и 1 В). Битовые линии физически симметричны, чтобы поддерживать равную емкость, и поэтому в это время их напряжения равны. [29]
  3. Схема предварительной зарядки выключена. Поскольку битовые линии относительно длинные, они имеют достаточную емкость для поддержания напряжения предварительной зарядки в течение короткого времени. Это пример динамической логики . [29]
  4. Затем линия слова нужной строки переводится на высокий уровень, чтобы соединить накопительный конденсатор ячейки с ее битовой линией. Это заставляет транзистор проводить, перенося заряд из ячейки хранения в подключенную битовую линию (если сохраненное значение равно 1) или из подключенной битовой линии в ячейку хранения (если сохраненное значение равно 0). Поскольку емкость битовой линии обычно намного выше емкости ячейки хранения, напряжение на битовой линии увеличивается очень незначительно, если конденсатор ячейки хранения разряжен, и уменьшается очень незначительно, если ячейка хранения заряжена (например, 0,54 и 0,45 В в двух случаях). Поскольку другая битовая линия удерживает 0,50 В, между двумя скрученными битовыми линиями существует небольшая разница напряжений. [29]
  5. Усилители считывания теперь подключены к парам битовых линий. Положительная обратная связь затем возникает от перекрестно соединенных инверторов, тем самым усиливая небольшую разницу напряжения между нечетными и четными строками битовых линий определенного столбца до тех пор, пока одна битовая линия не окажется полностью на самом низком напряжении, а другая — на максимально высоком напряжении. Как только это произошло, строка «открывается» (нужные данные ячейки доступны). [29]
  6. Все ячейки хранения в открытой строке считываются одновременно, и выходы усилителя считывания фиксируются. Затем адрес столбца выбирает, какой бит защелки подключить к внешней шине данных. Чтение различных столбцов в одной строке может выполняться без задержки открытия строки , поскольку для открытой строки все данные уже были считаны и зафиксированы. [29]
  7. Пока происходит считывание столбцов в открытой строке, ток течет обратно по битовым линиям с выхода усилителей считывания и перезаряжает ячейки хранения. Это усиливает (т. е. «обновляет») заряд в ячейке хранения, увеличивая напряжение в накопительном конденсаторе, если он был заряжен изначально, или поддерживая его разряженным, если он был пуст. Обратите внимание, что из-за длины битовых линий существует довольно длительная задержка распространения для того, чтобы заряд был передан обратно в конденсатор ячейки. Это занимает значительное время после окончания усиления считывания и, таким образом, перекрывается с одним или несколькими считываниями столбцов. [29]
  8. Когда все столбцы в текущей открытой строке прочитаны, строка слов отключается, чтобы отключить конденсаторы ячейки хранения (строка «закрыта») от битовых линий. Усилитель считывания отключается, и битовые линии снова предварительно заряжаются. [29]

Записать в память

Запись в ячейку DRAM

Для сохранения данных открывается строка, и усилитель считывания данного столбца временно принудительно устанавливается в желаемое высокое или низкое состояние напряжения, тем самым заставляя битовую линию заряжать или разряжать накопительный конденсатор ячейки до желаемого значения. Благодаря конфигурации положительной обратной связи усилителя считывания, он будет удерживать битовую линию при стабильном напряжении даже после снятия форсирующего напряжения. Во время записи в определенную ячейку все столбцы в строке считываются одновременно, как и во время чтения, поэтому, хотя изменяется заряд только одного конденсатора ячейки хранения столбца, вся строка обновляется (записывается обратно), как показано на рисунке справа. [29]

Частота обновления

Обычно производители указывают, что каждая строка должна обновляться каждые 64 мс или чаще, как определено стандартом JEDEC .

Некоторые системы обновляют каждую строку в всплеске активности, охватывающем все строки, каждые 64 мс. Другие системы обновляют одну строку за раз, смещенную на протяжении интервала 64 мс. Например, система с 2 13  = 8 192 строками потребует смещенной частоты обновления одной строки каждые 7,8 мкс, что составляет 64 мс, деленные на 8 192 строки. Несколько систем реального времени обновляют часть памяти в момент времени, определяемый внешней функцией таймера, которая управляет работой остальной части системы, например, интервал вертикального гашения , который происходит каждые 10–20 мс в видеооборудовании.

Адрес строки, которая будет обновлена ​​следующей, поддерживается внешней логикой или счетчиком в DRAM. Система, которая предоставляет адрес строки (и команду обновления), делает это для большего контроля над тем, когда обновлять и какую строку обновлять. Это делается для минимизации конфликтов с доступом к памяти, поскольку такая система знает как о шаблонах доступа к памяти, так и о требованиях к обновлению DRAM. Когда адрес строки предоставляется счетчиком в DRAM, система отказывается от контроля над тем, какая строка обновляется, и предоставляет только команду обновления. Некоторые современные DRAM способны к самообновлению; для того, чтобы дать DRAM команду на обновление или предоставить адрес строки, не требуется никакой внешней логики.

При некоторых условиях большую часть данных в DRAM можно восстановить, даже если DRAM не обновлялась в течение нескольких минут. [30]

Время памяти

Для полного описания синхронизации работы DRAM требуется множество параметров. Вот несколько примеров для двух степеней синхронизации асинхронной DRAM из листа данных, опубликованного в 1998 году: [31]

Таким образом, обычно приводимое число — это минимальное время низкого уровня /RAS. Это время открытия строки, позволяющее усилителям считывания установиться. Обратите внимание, что доступ к данным для бита в строке короче, так как это происходит сразу после установки усилителя считывания, но DRAM требуется дополнительное время для распространения усиленных данных обратно для перезарядки ячеек. Время чтения дополнительных бит с открытой страницы намного меньше, что определяется временем цикла /CAS-/CAS. Приведенное число — это самый понятный способ сравнения производительности различных типов памяти DRAM, так как оно устанавливает более медленный предел независимо от длины строки или размера страницы. Более крупные массивы принудительно приводят к большей емкости битовой линии и более длительным задержкам распространения, что приводит к увеличению этого времени, поскольку время установления усилителя считывания зависит как от емкости, так и от задержки распространения. Этому противостоят современные чипы DRAM, вместо этого интегрируя множество полных массивов DRAM в один чип, чтобы разместить большую емкость, не становясь слишком медленными.

Когда к такой оперативной памяти обращается тактовая логика, время обычно округляется до ближайшего такта. Например, при обращении к машине состояний 100 МГц (т. е. тактовой частоте 10 нс) 50-нс DRAM может выполнить первое чтение за пять тактов и дополнительные чтения в пределах той же страницы каждые два такта. Это обычно описывалось как синхронизация "5-2-2-2" , поскольку пакеты из четырех чтений в пределах страницы были обычным явлением.

При описании синхронной памяти синхронизация описывается счетчиками тактовых циклов, разделенными дефисами. Эти числа представляют t CL - t RCD - t RP - t RAS в кратных количествах времени тактового цикла DRAM. Обратите внимание, что это половина скорости передачи данных при использовании сигнализации с двойной скоростью передачи данных . Стандартная синхронизация JEDEC PC3200 составляет 3-4-4-8 [32] с тактовой частотой 200 МГц, в то время как дорогостоящая высокопроизводительная PC3200 DDR DRAM DIMM может работать в режиме 2-2-2-5 . [33]

Минимальное время случайного доступа улучшилось с t RAC  = 50 нс до t RCD + t CL = 22,5 нс , и даже премиум-вариация 20 нс всего в 2,5 раза лучше по сравнению с типичным случаем (~в 2,22 раза лучше). Задержка CAS улучшилась еще меньше, с t CAC = 13 нс до 10 нс. Однако память DDR3 достигает в 32 раза большей пропускной способности; благодаря внутренней конвейеризации и широким трактам данных она может выводить два слова каждые 1,25 нс (1 600  Мслов/с) , в то время как EDO DRAM может выводить одно слово за t PC  = 20 нс (50 Мслов/с).

Сокращения времени

Конструкция ячейки памяти

Каждый бит данных в DRAM хранится как положительный или отрицательный электрический заряд в емкостной структуре. Структура, обеспечивающая емкость, а также транзисторы, которые управляют доступом к ней, в совокупности называются ячейкой DRAM . Они являются фундаментальным строительным блоком в массивах DRAM. Существует несколько вариантов ячеек памяти DRAM, но наиболее часто используемый вариант в современных DRAM — это ячейка с одним транзистором и одним конденсатором (1T1C). Транзистор используется для пропуска тока в конденсатор во время записи и для разряда конденсатора во время чтения. Транзистор доступа предназначен для максимизации мощности привода и минимизации утечки транзистор-транзистор (Кеннер, стр. 34).

Конденсатор имеет два вывода, один из которых подключен к его транзистору доступа, а другой либо к земле, либо к V CC /2. В современных DRAM последний случай более распространен, поскольку он обеспечивает более быструю работу. В современных DRAM для хранения логической единицы требуется напряжение +V CC /2 на конденсаторе; а для хранения логического нуля требуется напряжение -V CC /2 на конденсаторе. Электрический заряд, хранящийся в конденсаторе, измеряется в кулонах . Для логической единицы заряд равен: , где Q — заряд в кулонах, а C — емкость в фарадах . Логический ноль имеет заряд: . [34]

Для чтения или записи логической единицы требуется, чтобы словесная шина была приведена в действие до напряжения, превышающего сумму V CC и порогового напряжения транзистора доступа (V TH ). Это напряжение называется V CC pumped (V CCP ). Время, необходимое для разрядки конденсатора, таким образом, зависит от того, какое логическое значение хранится в конденсаторе. Конденсатор, содержащий логическую единицу, начинает разряжаться, когда напряжение на выводе затвора транзистора доступа превышает V CCP . Если конденсатор содержит логический ноль, он начинает разряжаться, когда напряжение на выводе затвора превышает V TH . [35]

Конструкция конденсатора

До середины 1980-х годов конденсаторы в ячейках DRAM были копланарными с транзистором доступа (они были построены на поверхности подложки), поэтому их называли планарными конденсаторами. Стремление увеличить как плотность, так и, в меньшей степени, производительность, требовало более плотных конструкций. Это было в значительной степени мотивировано экономикой, основным соображением для устройств DRAM, особенно массовых DRAM. Минимизация площади ячейки DRAM может привести к более плотному устройству и снизить стоимость за бит хранения. Начиная с середины 1980-х годов конденсатор перемещался выше или ниже кремниевой подложки, чтобы достичь этих целей. Ячейки DRAM с конденсаторами над подложкой называются стекированными или складчатыми пластинчатыми конденсаторами. Те, у которых конденсаторы зарыты под поверхностью подложки, называются траншейными конденсаторами. В 2000-х годах производители резко разделились по типу конденсатора, используемого в их DRAM, и относительная стоимость и долгосрочная масштабируемость обеих конструкций были предметом обширных дебатов. Большинство DRAM от крупных производителей, таких как Hynix , Micron Technology , Samsung Electronics, используют структуру многослойных конденсаторов, тогда как более мелкие производители, такие как Nanya Technology, используют структуру траншейных конденсаторов (Jacob, стр. 355–357).

Конденсатор в схеме сложенных конденсаторов сконструирован над поверхностью подложки. Конденсатор сконструирован из диэлектрика оксид-нитрид-оксид (ONO), зажатого между двумя слоями поликремниевых пластин (верхняя пластина является общей для всех ячеек DRAM в ИС), и его форма может быть прямоугольником, цилиндром или какой-либо другой более сложной формой. Существует два основных варианта сложенных конденсаторов, основанных на его расположении относительно битовой линии — конденсатор-над-битовой линией (COB) и конденсатор-под-битовой линией (CUB). В первом варианте конденсатор находится под битовой линией, которая обычно сделана из металла, а битовая линия имеет поликремниевый контакт, который простирается вниз, чтобы подключить его к выводу истока транзистора доступа. В последнем варианте конденсатор сконструирован над битовой линией, которая почти всегда сделана из поликремния, но в остальном идентична варианту COB. Преимущество варианта COB заключается в простоте изготовления контакта между битовой линией и истоком транзистора доступа, поскольку он физически близок к поверхности подложки. Однако это требует, чтобы активная область была расположена под углом 45 градусов при взгляде сверху, что затрудняет обеспечение того, чтобы контакт конденсатора не касался битовой линии. Ячейки CUB избегают этого, но испытывают трудности при вставке контактов между битовыми линиями, поскольку размер элементов, расположенных так близко к поверхности, равен или близок к минимальному размеру элемента технологического процесса (Кеннер, стр. 33–42).

Траншейный конденсатор создается путем травления глубокого отверстия в кремниевой подложке. Затем объем подложки, окружающий отверстие, сильно легируется для создания скрытой n + пластины и снижения сопротивления. Выращивается или осаждается слой оксидно-нитридно-оксидного диэлектрика, и, наконец, отверстие заполняется осаждением легированного поликремния, который образует верхнюю пластину конденсатора. Верхняя часть конденсатора подключается к стоковому выводу транзистора доступа через поликремниевую полосу (Кеннер, стр. 42–44). Отношение глубины к ширине траншейного конденсатора в DRAM середины 2000-х годов может превышать 50:1 (Якоб, стр. 357).

Trench-конденсаторы имеют многочисленные преимущества. Поскольку конденсатор зарыт в толщу подложки, а не лежит на ее поверхности, занимаемая им площадь может быть минимизирована до той, которая требуется для его подключения к стоковому выводу транзистора доступа без уменьшения размера конденсатора и, следовательно, емкости (Jacob, стр. 356–357). В качестве альтернативы емкость может быть увеличена путем травления более глубокого отверстия без увеличения площади поверхности (Kenner, стр. 44). Еще одним преимуществом Trench-конденсатора является то, что его структура находится под слоями металлических межсоединений, что позволяет легче сделать их планарными, что позволяет интегрировать его в оптимизированную для логики технологию процесса, которая имеет много уровней межсоединений над подложкой. Тот факт, что конденсатор находится под логикой, означает, что он создается до того, как создаются транзисторы. Это позволяет использовать высокотемпературные процессы для изготовления конденсаторов, которые в противном случае ухудшали бы логические транзисторы и их производительность. Это делает траншейные конденсаторы подходящими для построения встроенной DRAM (eDRAM) (Jacob, стр. 357). Недостатками траншейных конденсаторов являются трудности в надежном построении структур конденсатора в глубоких отверстиях и в подключении конденсатора к стоковому выводу транзистора доступа (Kenner, стр. 44).

Исторические конструкции ячеек

Микросхемы DRAM первого поколения (емкостью 1 Кбит), первой из которых была Intel 1103 , использовали ячейку DRAM с тремя транзисторами и одним конденсатором (3T1C). Ко второму поколению требование снизить стоимость за счет размещения того же количества бит на меньшей площади привело к почти повсеместному принятию ячейки DRAM 1T1C, хотя несколько устройств с емкостью 4 и 16 Кбит продолжали использовать ячейку 3T1C из соображений производительности (Kenner, стр. 6). Эти преимущества производительности включали, что наиболее важно, возможность считывать состояние, сохраненное конденсатором, без его разрядки, избегая необходимости записывать обратно то, что было считано (неразрушающее чтение). Второе преимущество производительности связано с тем, что ячейка 3T1C имеет отдельные транзисторы для чтения и записи; Контроллер памяти может использовать эту функцию для выполнения атомарных операций чтения-изменения-записи, когда значение считывается, изменяется, а затем записывается обратно как одна неделимая операция (Джейкоб, стр. 459).

Предлагаемые конструкции ячеек

Ячейка DRAM с одним транзистором и нулевым конденсатором (1T или 1T0C) является предметом исследований с конца 1990-х годов. 1T DRAM — это другой способ построения базовой ячейки памяти DRAM, отличный от классической ячейки DRAM с одним транзистором и одним конденсатором (1T/1C), которую также иногда называют «1T DRAM», особенно в сравнении с 3T и 4T DRAM, которые она заменила в 1970-х годах.

В ячейках 1T DRAM бит данных по-прежнему хранится в емкостной области, контролируемой транзистором, но эта емкость больше не обеспечивается отдельным конденсатором. 1T DRAM — это конструкция ячейки бита «без конденсатора», которая хранит данные с использованием паразитной емкости тела, присущей транзисторам кремний на изоляторе (SOI) . Этот эффект плавающего тела , считающийся помехой в логической конструкции, может использоваться для хранения данных. Это дает ячейкам 1T DRAM наибольшую плотность, а также упрощает интеграцию с высокопроизводительными логическими схемами, поскольку они построены с использованием тех же технологий процесса SOI. [36]

Обновление ячеек остается необходимым, но в отличие от 1T1C DRAM, чтение в 1T DRAM неразрушающее; сохраненный заряд вызывает обнаруживаемый сдвиг порогового напряжения транзистора. [37] С точки зрения производительности, время доступа значительно лучше, чем у DRAM на основе конденсаторов, но немного хуже, чем у SRAM. Существует несколько типов 1T DRAM: коммерческий Z-RAM от Innovative Silicon, TTRAM [38] от Renesas и A-RAM от консорциума UGR / CNRS .

Структуры массивов

Самовыравнивающиеся расположения узлов хранения упрощают процесс изготовления современной DRAM. [39]

Ячейки DRAM располагаются в правильном прямоугольном, сетчатом шаблоне для облегчения их управления и доступа через словесные и битовые линии. Физическая компоновка ячеек DRAM в массиве обычно спроектирована таким образом, что две соседние ячейки DRAM в столбце совместно используют один контакт битовой линии для уменьшения их площади. Площадь ячейки DRAM задается как n F 2 , где n — число, полученное из конструкции ячейки DRAM, а F — наименьший размер элемента данной технологии процесса. Эта схема позволяет сравнивать размер DRAM в различных поколениях технологий процесса, поскольку площадь ячейки DRAM масштабируется с линейной или почти линейной скоростью относительно размера элемента. Типичная площадь для современных ячеек DRAM варьируется в пределах 6–8 F 2 .

Горизонтальный провод, словесная линия, подключен к затвору каждого транзистора доступа в его строке. Вертикальная битовая линия подключена к истоку транзисторов в его столбце. Длины словесных линий и битовых линий ограничены. Длина словесной линии ограничена желаемой производительностью массива, поскольку время распространения сигнала, который должен пересечь словесную линию, определяется постоянной времени RC . Длина битовой линии ограничена ее емкостью (которая увеличивается с длиной), которая должна поддерживаться в пределах диапазона для надлежащего считывания (поскольку DRAM работают, считывая заряд конденсатора, высвобождаемый на битовой линии). Длина битовой линии также ограничена величиной рабочего тока, который может потреблять DRAM, и тем, как может рассеиваться мощность, поскольку эти две характеристики в значительной степени определяются зарядкой и разрядкой битовой линии.

Архитектура битовой линии

Усилители считывания необходимы для считывания состояния, содержащегося в ячейках DRAM. Когда транзистор доступа активируется, электрический заряд в конденсаторе делится с битовой линией. Емкость битовой линии намного больше, чем у конденсатора (примерно в десять раз). Таким образом, изменение напряжения битовой линии незначительно. Усилители считывания необходимы для разрешения разницы напряжений в уровнях, указанных системой логической сигнализации. Современные DRAM используют дифференциальные усилители считывания и сопровождаются требованиями относительно того, как построены массивы DRAM. Дифференциальные усилители считывания работают, направляя свои выходы к противоположным крайностям на основе относительных напряжений на парах битовых линий. Усилители считывания функционируют эффективно и действенно только в том случае, если емкость и напряжение этих пар битовых линий точно совпадают. Помимо обеспечения того, чтобы длины битовых линий и количество прикрепленных к ним ячеек DRAM были равны, появились две основные архитектуры для проектирования массивов, чтобы обеспечить требования усилителей считывания: открытые и свернутые массивы битовых линий.

Открытые битовые массивы

Микросхемы DRAM первого поколения (1 Кбит) вплоть до поколения 64 Кбит (и некоторых устройств поколения 256 Кбит) имели открытую архитектуру массива битовых линий. В этих архитектурах битовые линии разделены на несколько сегментов, а дифференциальные усилители считывания размещены между сегментами битовых линий. Поскольку усилители считывания размещены между сегментами битовых линий, для маршрутизации их выходов за пределы массива требуется дополнительный слой межсоединений, размещенный над теми, которые используются для построения словных линий и битовых линий.

Ячейки DRAM, которые находятся на краях массива, не имеют смежных сегментов. Поскольку дифференциальные усилители считывания требуют одинаковой емкости и длины битовой линии от обоих сегментов, предусмотрены фиктивные сегменты битовой линии. Преимуществом открытого массива битовой линии является меньшая площадь массива, хотя это преимущество немного уменьшается фиктивными сегментами битовой линии. Недостатком, который привел к почти полному исчезновению этой архитектуры, является присущая ей уязвимость к шуму , который влияет на эффективность дифференциальных усилителей считывания. Поскольку каждый сегмент битовой линии не имеет пространственной связи с другим, вероятно, что шум будет влиять только на один из двух сегментов битовой линии.

Сложенные битовые массивы

Архитектура массива сложенных битовых линий направляет битовые линии парами по всему массиву. Непосредственная близость парных битовых линий обеспечивает превосходные характеристики подавления синфазного шума по сравнению с открытыми массивами битовых линий. Архитектура массива сложенных битовых линий начала появляться в ИС DRAM в середине 1980-х годов, начиная с поколения 256 Кбит. Эта архитектура пользуется популярностью в современных ИС DRAM из-за ее превосходной помехоустойчивости.

Эта архитектура называется сложенной , потому что она берет свою основу из архитектуры открытого массива с точки зрения схемы цепи. Архитектура сложенного массива, по-видимому, удаляет ячейки DRAM в чередующихся парах (потому что две ячейки DRAM имеют один контакт битовой линии) из столбца, а затем перемещает ячейки DRAM из соседнего столбца в пустоты.

Место, где скручивается битовая линия, занимает дополнительную площадь. Чтобы минимизировать накладные расходы, инженеры выбирают самую простую и самую минимальную по площади схему скручивания, которая способна снизить шум ниже указанного предела. По мере того, как технология процесса улучшается для уменьшения минимальных размеров элементов, проблема сигнала к шуму ухудшается, поскольку связь между соседними металлическими проводами обратно пропорциональна их шагу. Используемые схемы сворачивания массива и скручивания битовой линии должны усложняться, чтобы поддерживать достаточное снижение шума. Схемы, которые имеют желаемые характеристики помехоустойчивости для минимального воздействия на площадь, являются темой текущих исследований (Кеннер, стр. 37).

Будущие архитектуры массивов

Достижения в области технологического процесса могут привести к тому, что архитектура массива открытых битовых линий станет предпочтительной, если она сможет предложить лучшую долгосрочную эффективность площади; поскольку архитектура сложенных массивов требует все более сложных схем складывания, чтобы соответствовать любому прогрессу в области технологического процесса. Связь между технологией процесса, архитектурой массива и эффективностью площади является активной областью исследований.

Избыточность строк и столбцов

Первые интегральные схемы DRAM не имели никакой избыточности. Интегральная схема с дефектной ячейкой DRAM выбрасывалась. Начиная с поколения 64 Кбит, массивы DRAM включали запасные строки и столбцы для повышения выхода годных. Запасные строки и столбцы обеспечивают устойчивость к незначительным дефектам изготовления, которые приводили к неработоспособности небольшого количества строк или столбцов. Дефектные строки и столбцы физически отключаются от остальной части массива путем срабатывания программируемого предохранителя или путем перерезания провода лазером. Запасные строки или столбцы заменяются путем переназначения логики в декодерах строк и столбцов (Jacob, стр. 358–361).

Обнаружение и исправление ошибок

Электрические или магнитные помехи внутри компьютерной системы могут привести к спонтанному переходу одного бита DRAM в противоположное состояние. Большинство одноразовых (« мягких ») ошибок в чипах DRAM возникают в результате фонового излучения , в основном нейтронов от вторичных космических лучей , которые могут изменить содержимое одной или нескольких ячеек памяти или помешать работе схем, используемых для их чтения/записи.

Проблему можно смягчить, используя избыточные биты памяти и дополнительные схемы, которые используют эти биты для обнаружения и исправления ошибок. В большинстве случаев обнаружение и исправление выполняются контроллером памяти ; иногда требуемая логика прозрачно реализована в микросхемах или модулях DRAM, что позволяет использовать функциональность памяти ECC для систем, которые в противном случае не поддерживают ECC. [40] Дополнительные биты памяти используются для записи четности и восстановления отсутствующих данных с помощью кода коррекции ошибок (ECC). Четность позволяет обнаруживать все однобитовые ошибки (фактически, любое нечетное количество неправильных битов). Наиболее распространенный код коррекции ошибок, код Хэмминга SECDED , позволяет исправлять однобитовые ошибки и, в обычной конфигурации, с дополнительным битом четности обнаруживать двухбитовые ошибки. [41]

Недавние исследования дают широко варьирующиеся показатели ошибок с разницей более чем в семь порядков, начиная от 10 −10 −10 −17 ошибок/бит·ч , примерно одной битовой ошибки в час на гигабайт памяти, до одной битовой ошибки в столетие на гигабайт памяти. [42] [43] [44] Исследование Шредера и др. 2009 года сообщило о 32% вероятности того, что данный компьютер в их исследовании будет страдать по крайней мере от одной исправимой ошибки в год, и предоставило доказательства того, что большинство таких ошибок являются прерывистыми жесткими, а не мягкими ошибками, и что следовые количества радиоактивного материала, попавшего в упаковку чипа, испускали альфа-частицы и искажали данные. [45] Исследование 2010 года в Университете Рочестера также предоставило доказательства того, что значительная часть ошибок памяти является прерывистыми жесткими ошибками. [46] Масштабные исследования основной памяти без ECC в ПК и ноутбуках показывают, что необнаруженные ошибки памяти являются причиной значительного числа сбоев системы: исследование 2011 года показало, что вероятность того, что компьютер будет иметь ошибку памяти каждые восемь месяцев, составляет 1 к 1700 на 1,5% протестированной памяти (экстраполируя до приблизительно 26% вероятности для всей памяти). [47]

Безопасность

Остаточная намагниченность данных

Хотя динамическая память специфицирована и гарантированно сохраняет свое содержимое только при подаче питания и обновлении каждые короткие промежутки времени (часто 64 мс ), конденсаторы ячеек памяти часто сохраняют свои значения в течение значительно более длительного времени, особенно при низких температурах. [48] При некоторых условиях большую часть данных в DRAM можно восстановить, даже если они не обновлялись в течение нескольких минут. [49]

Это свойство можно использовать для обхода защиты и восстановления данных, хранящихся в основной памяти, которая, как предполагается, была уничтожена при отключении питания. Компьютер можно быстро перезагрузить и считать содержимое основной памяти; или извлечь модули памяти компьютера, охладить их, чтобы продлить остаточную намагниченность данных, а затем перенести их на другой компьютер для считывания. Такая атака была продемонстрирована для обхода популярных систем шифрования дисков, таких как TrueCrypt с открытым исходным кодом , BitLocker Drive Encryption от Microsoft и FileVault от Apple . [48] Этот тип атаки на компьютер часто называют атакой с холодной загрузкой .

Повреждение памяти

Динамическая память, по определению, требует периодического обновления. Кроме того, чтение динамической памяти является разрушительной операцией, требующей перезарядки ячеек памяти в строке, которая была прочитана. Если эти процессы несовершенны, операция чтения может вызвать мягкие ошибки . В частности, существует риск того, что некоторый заряд может утечь между соседними ячейками, в результате чего обновление или чтение одной строки вызовет ошибку нарушения в соседней или даже близлежащей строке. Осознание ошибок нарушения восходит к первой коммерчески доступной DRAM в начале 1970-х годов ( Intel 1103 ). Несмотря на методы смягчения, используемые производителями, коммерческие исследователи доказали в анализе 2014 года, что коммерчески доступные чипы DDR3 DRAM, произведенные в 2012 и 2013 годах, подвержены ошибкам нарушения. [50] Связанный с этим побочный эффект, который привел к наблюдаемым переворотам бит, был назван молотком строки .

Упаковка

Модуль памяти

Динамические ИС ОЗУ могут быть упакованы в формованные эпоксидные корпуса с внутренней рамкой выводов для соединений между кремниевым кристаллом и выводами корпуса. Первоначальная конструкция IBM PC использовала ИС, включая ИС для DRAM, упакованные в двухрядные корпуса (DIP), припаянные непосредственно к основной плате или установленные в гнезда. По мере резкого увеличения плотности памяти корпус DIP перестал быть практичным. Для удобства в обращении несколько динамических интегральных схем ОЗУ могут быть установлены на одном модуле памяти, что позволяет устанавливать 16-, 32- или 64-битную память в одном блоке, без необходимости для установщика вставлять несколько отдельных интегральных схем. Модули памяти могут включать дополнительные устройства для проверки четности или исправления ошибок. В ходе эволюции настольных компьютеров было разработано несколько стандартизированных типов модулей памяти. Ноутбуки, игровые консоли и специализированные устройства могут иметь собственные форматы модулей памяти, не взаимозаменяемые со стандартными деталями настольных компьютеров из-за упаковки или по причинам патентованности.

Встроенный

DRAM, интегрированная в интегральную схему, разработанную в оптимизированном для логики процессе (например, специализированная интегральная схема , микропроцессор или целая система на кристалле ), называется встроенной DRAM (eDRAM). Для встроенной DRAM требуются конструкции ячеек DRAM, которые могут быть изготовлены без ущерба для изготовления быстродействующих транзисторов, используемых в высокопроизводительной логике, и модификации базовой технологии оптимизированного для логики процесса для размещения этапов процесса, необходимых для создания структур ячеек DRAM.

Версии

Поскольку основная ячейка и массив DRAM сохраняют одну и ту же базовую структуру на протяжении многих лет, типы DRAM в основном различаются по множеству различных интерфейсов для связи с чипами DRAM.

Асинхронная динамическая оперативная память

Первоначальная DRAM, теперь известная под ретронимом « асинхронная DRAM », была первым типом DRAM, который использовался. С момента своего появления в конце 1960-х годов она была обычным явлением в вычислительной технике вплоть до 1997 года, когда ее в основном заменила синхронная DRAM . В настоящее время производство асинхронной RAM встречается сравнительно редко. [51]

Принципы работы

Асинхронный чип DRAM имеет силовые соединения, некоторое количество адресных входов (обычно 12) и несколько (обычно одна или четыре) двунаправленных линий данных. Существует четыре активных низких управляющих сигнала:

Этот интерфейс обеспечивает прямое управление внутренним временем. Когда RAS приводится в состояние низкого уровня, цикл CAS не должен предприниматься до тех пор, пока усилители считывания не обнаружат состояние памяти, и RAS не должен возвращаться в состояние высокого уровня до тех пор, пока ячейки памяти не будут обновлены. Когда RAS приводится в состояние высокого уровня, он должен удерживаться в таком состоянии достаточно долго для завершения предварительной зарядки.

Хотя DRAM является асинхронной, сигналы обычно генерируются тактируемым контроллером памяти, который ограничивает их синхронизацию кратностями тактового цикла контроллера.

Обновление только RAS

Классическая асинхронная DRAM обновляется путем поочередного открытия каждой строки.

Циклы обновления распределяются по всему интервалу обновления таким образом, что все строки обновляются в течение требуемого интервала. Для обновления одной строки массива памяти с использованием обновления только RAS (ROR) необходимо выполнить следующие шаги:

  1. Адрес строки, подлежащей обновлению, должен быть подан на входные контакты адреса.
  2. RAS должен переключиться с высокого на низкий. CAS должен оставаться высоким.
  3. По истечении требуемого периода времени RAS должен вернуться к высокому уровню.

Это можно сделать, указав адрес строки и подавая импульсы RAS на низкий уровень; нет необходимости выполнять какие-либо циклы CAS . Для последовательного перебора адресов строк необходим внешний счетчик. [52] В некоторых конструкциях ЦП обрабатывал обновление ОЗУ, среди них Zilog Z80 , пожалуй, самый известный пример, размещающий счетчик строк в регистре процессора , R, и включающий внутренние таймеры, которые периодически опрашивали строку в R, а затем увеличивали значение в регистре. Обновления чередовались с обычными инструкциями, такими как чтение памяти. [53] В других системах, особенно домашних компьютерах , обновление часто обрабатывалось видеосхемой, поскольку ей часто приходилось считывать данные из больших областей памяти и выполнять обновления как часть этих операций. [54]

CAS перед обновлением RAS

Для удобства счетчик был быстро встроен в сами чипы DRAM. Если линия CAS переводится на низкий уровень перед RAS (обычно это недопустимая операция), то DRAM игнорирует адресные входы и использует внутренний счетчик для выбора строки для открытия. Это известно как обновление CAS -before- RAS (CBR). Это стало стандартной формой обновления для асинхронной DRAM и является единственной формой, обычно используемой с SDRAM.

Скрытое обновление

При поддержке обновления CAS -before- RAS , можно снять RAS , удерживая CAS на низком уровне, чтобы сохранить вывод данных. Если затем RAS снова устанавливается, это выполняет цикл обновления CBR, в то время как выводы DRAM остаются действительными. Поскольку вывод данных не прерывается, это известно как скрытое обновление . [55]

Режим страницы DRAM

Режим страницы DRAM представляет собой небольшую модификацию интерфейса DRAM IC первого поколения, которая улучшила производительность чтения и записи в строку, избежав неэффективности предварительной зарядки и многократного открытия одной и той же строки для доступа к другому столбцу. В режиме страницы DRAM после открытия строки путем удержания RAS на низком уровне строка могла оставаться открытой, и можно было выполнять несколько чтений или записей в любой из столбцов в строке. Каждый доступ к столбцу инициировался путем утверждения CAS и представления адреса столбца. Для чтения после задержки ( t CAC ) действительные данные появлялись на выходных контактах данных, которые удерживались на высоком уровне Z до появления действительных данных. Для записи сигнал разрешения записи и данные записи представлялись вместе с адресом столбца. [56]

Режим страницы DRAM был, в свою очередь, позже улучшен с небольшой модификацией, которая еще больше сократила задержку. DRAM с этим улучшением были названы быстрым режимом страницы DRAM ( FPM DRAM ). В режиме страницы DRAM CAS был утвержден до того, как был предоставлен адрес столбца. В FPM DRAM адрес столбца мог быть предоставлен, пока CAS был еще не утвержден. Адрес столбца распространялся по пути данных адреса столбца, но не выводил данные на контакты данных, пока не был утвержден CAS . До утверждения CAS выходные контакты данных удерживались на высоком уровне Z. FPM DRAM уменьшил задержку CAC . [ 57] Быстрый режим страницы DRAM был представлен в 1986 году и использовался с Intel 80486.

Статический столбец — это вариант режима быстрой страницы, в котором адрес столбца не нужно сохранять, но вместо этого входные данные адреса могут быть изменены при низком уровне CAS , а выходные данные будут обновлены соответствующим образом через несколько наносекунд. [57]

Режим Nibble — это еще один вариант, в котором четыре последовательных местоположения в строке могут быть доступны с помощью четырех последовательных импульсов CAS . Отличие от обычного страничного режима заключается в том, что адресные входы не используются для второго по четвертый фронт CAS ; они генерируются внутренне, начиная с адреса, предоставленного для первого фронта CAS . [57]

Расширенные данные из DRAM

Пара  модулей EDO DRAM объемом 32 МБ

Расширенный выход данных DRAM (EDO DRAM) был изобретен и запатентован в 1990-х годах компанией Micron Technology, которая затем лицензировала технологию многим другим производителям памяти. [58] EDO RAM, иногда называемая гиперстраничным режимом DRAM, похожа на быстрый страничный режим DRAM с дополнительной функцией, заключающейся в том, что новый цикл доступа может быть запущен при сохранении активного вывода данных предыдущего цикла. Это допускает определенное перекрытие в работе (конвейеризация), что позволяет несколько повысить производительность. Она на 30% быстрее, чем FPM DRAM, [59] которую она начала заменять в 1995 году, когда Intel представила чипсет 430FX с поддержкой EDO DRAM. Независимо от прироста производительности, FPM и EDO SIMM могут использоваться взаимозаменяемо во многих (но не во всех) приложениях. [60] [61]

Если быть точным, EDO DRAM начинает вывод данных по заднему фронту CAS , но не останавливает вывод, когда CAS снова нарастает. Он сохраняет вывод действительным (тем самым продлевая время вывода данных) до тех пор, пока RAS не будет деактивирован, или новый задний фронт CAS не выберет другой адрес столбца.

Однотактный EDO способен выполнять полную транзакцию памяти за один такт. В противном случае каждый последовательный доступ к ОЗУ в пределах одной страницы занимает два такта вместо трех, как только страница была выбрана. Производительность и возможности EDO создали возможность сократить огромную потерю производительности, связанную с отсутствием кэша L2 в недорогих, массовых ПК. Это также было хорошо для ноутбуков из-за трудностей с их ограниченным форм-фактором и ограничениями по времени работы батареи. Кроме того, для систем с кэшем L2 наличие памяти EDO улучшило среднюю задержку памяти, наблюдаемую приложениями по сравнению с более ранними реализациями FPM.

Одноцикловая EDO DRAM стала очень популярной на видеокартах к концу 1990-х годов. Она была очень дешевой, но почти такой же эффективной по производительности, как и гораздо более дорогая VRAM.

Пакетная EDO DRAM-память

Эволюция EDO DRAM, burst EDO DRAM (BEDO DRAM), могла обрабатывать четыре адреса памяти за один пакет, максимум 5-1-1-1 , экономя дополнительно три такта по сравнению с оптимально спроектированной памятью EDO. Это было сделано путем добавления счетчика адресов на чип для отслеживания следующего адреса. BEDO также добавила этап конвейера, позволяющий разделить цикл доступа к странице на две части. Во время операции чтения памяти первая часть обращалась к данным из массива памяти на выходной этап (вторая защелка). Вторая часть управляла шиной данных из этой защелки на соответствующем логическом уровне. Поскольку данные уже находятся в выходном буфере, достигается более быстрое время доступа (до 50% для больших блоков данных), чем с традиционным EDO.

Хотя BEDO DRAM показала дополнительную оптимизацию по сравнению с EDO, к тому времени, как она стала доступна, рынок сделал значительные инвестиции в синхронную DRAM, или SDRAM. [62] Несмотря на то, что BEDO RAM превосходила SDRAM в некоторых отношениях, последняя технология быстро вытеснила BEDO.

Синхронная динамическая оперативная память

Синхронная динамическая оперативная память (SDRAM) значительно перерабатывает интерфейс асинхронной памяти, добавляя линию синхронизации (и линию разрешения синхронизации). Все остальные сигналы принимаются по переднему фронту синхронизации.

Входы RAS и CAS больше не действуют как стробы, а вместо этого, вместе с WE , являются частью 3-битной команды, управляемой новым стробом с активным низким уровнем, выбором микросхемы или CS :

Функция линии OE расширена до побайтового сигнала "DQM", который управляет вводом данных (записью) в дополнение к выводу данных (чтению). Это позволяет чипам DRAM быть шире 8 бит, при этом по-прежнему поддерживая запись с гранулярностью байта.

Многие параметры синхронизации остаются под контролем контроллера DRAM. Например, между активацией строки и командой чтения или записи должно пройти минимальное время. Один важный параметр должен быть запрограммирован в самой микросхеме SDRAM, а именно задержка CAS . Это количество тактовых циклов, разрешенных для внутренних операций между командой чтения и первым словом данных, появляющимся на шине данных. Команда «Load mode register» используется для передачи этого значения в микросхему SDRAM. Другие настраиваемые параметры включают длину пакетов чтения и записи, т. е. количество слов, переданных за одну команду чтения или записи.

Наиболее значительным изменением и основной причиной того, что SDRAM вытеснила асинхронную RAM, является поддержка нескольких внутренних банков внутри чипа DRAM. Используя несколько бит «адреса банка», которые сопровождают каждую команду, можно активировать второй банк и начать считывание данных, пока идет считывание из первого банка . Чередуя банки, устройство SDRAM может поддерживать шину данных постоянно занятой, что не может сделать асинхронная DRAM.

Синхронная DRAM с одинарной скоростью передачи данных

SDRAM с одинарной скоростью передачи данных (SDR SDRAM или SDR) — это первоначальное поколение SDRAM; оно осуществляло одну передачу данных за такт.

Синхронная DRAM с двойной скоростью передачи данных

Кристалл 64- мегабитного пакета Samsung DDR-SDRAM

SDRAM с двойной скоростью передачи данных (DDR SDRAM или DDR) была более поздней разработкой SDRAM, использовавшейся в памяти ПК с 2000 года. Последующие версии нумеруются последовательно ( DDR2 , DDR3 и т. д.). DDR SDRAM внутренне выполняет доступ двойной ширины на тактовой частоте и использует интерфейс с двойной скоростью передачи данных для передачи одной половины на каждом фронте тактового сигнала. DDR2 и DDR3 увеличили этот коэффициент до 4× и 8× соответственно, обеспечивая пакеты из 4 и 8 слов за 2 и 4 тактовых цикла соответственно. Внутренняя скорость доступа в основном не изменилась (200 миллионов в секунду для памяти DDR-400, DDR2-800 и DDR3-1600), но каждый доступ передает больше данных.

Прямая Rambus DRAM

Direct RAMBUS DRAM ( DRDRAM ) была разработана Rambus. Впервые поддержанная на материнских платах в 1999 году, она должна была стать отраслевым стандартом, но была вытеснена DDR SDRAM , что сделало ее технически устаревшей к 2003 году.

DRAM с уменьшенной задержкой

Память DRAM с уменьшенной задержкой (RLDRAM) — это высокопроизводительная память SDRAM с удвоенной скоростью передачи данных (DDR), которая сочетает в себе быстрый произвольный доступ с высокой пропускной способностью и предназначена в основном для сетевых приложений и кэширования.

Графическая память

Графические ОЗУ — это асинхронные и синхронные DRAM, предназначенные для задач, связанных с графикой, таких как текстурная память и кадровые буферы , встречающиеся на видеокартах .

Видео DRAM

Видеопамять DRAM (VRAM) — это двухпортовый вариант DRAM, который когда-то широко использовался для хранения кадрового буфера в некоторых графических адаптерах .

Окно DRAM

Window DRAM (WRAM) — это вариант VRAM, который когда-то использовался в графических адаптерах, таких как Matrox Millennium и ATI 3D Rage Pro . WRAM был разработан для лучшей производительности и меньшей стоимости, чем VRAM. WRAM предлагал на 25% большую пропускную способность, чем VRAM, и ускорял часто используемые графические операции, такие как рисование текста и заливка блоков. [63]

Многобанковая DRAM-память

MoSys MDRAM MD908

Multibank DRAM (MDRAM) — это тип специализированной DRAM, разработанной MoSys . Она состоит из небольших банков памяти по 256 КБ , которые работают в чередующемся режиме, обеспечивая пропускную способность, подходящую для графических карт, при более низкой стоимости по сравнению с памятью типа SRAM . MDRAM также позволяет выполнять операции с двумя банками за один такт, что позволяет осуществлять несколько одновременных доступов, если доступы были независимыми. MDRAM в основном использовалась в графических картах, например, с чипсетами Tseng Labs ET6x00. Платы на основе этого чипсета часто имели необычную емкость 2,25 МБ из-за возможности более простой реализации MDRAM с такими емкостями. Видеокарта с 2,25 МБ MDRAM имела достаточно памяти для обеспечения 24-битного цвета при разрешении 1024×768 — очень популярной настройки в то время.

Синхронная графическая память

Синхронная графическая память ОЗУ (SGRAM) — это специализированная форма SDRAM для графических адаптеров. Она добавляет такие функции, как маскирование битов (запись в указанную битовую плоскость без влияния на другие) и блочная запись (заполнение блока памяти одним цветом). В отличие от VRAM и WRAM, SGRAM является однопортовой. Однако она может открывать две страницы памяти одновременно, что имитирует двухпортовую природу других технологий видеопамяти.

Графика с двойной скоростью передачи данных SDRAM

Пакет Qimonda GDDR3 SDRAM емкостью 512 Мбит.
Внутри пакета Samsung GDDR3 256 Мбит

Graphics double data rate SDRAM — это тип специализированной памяти DDR SDRAM, предназначенной для использования в качестве основной памяти графических процессоров (GPU). GDDR SDRAM отличается от товарных типов DDR SDRAM, таких как DDR3, хотя они разделяют некоторые основные технологии. Их основными характеристиками являются более высокие тактовые частоты как для ядра DRAM, так и для интерфейса ввода-вывода, что обеспечивает большую пропускную способность памяти для GPU. По состоянию на 2020 год существует семь последовательных поколений GDDR: GDDR2 , GDDR3 , GDDR4 , GDDR5 , GDDR5X , GDDR6 и GDDR6X .

Псевдостатическая оперативная память

1 Мбит высокоскоростная псевдостатическая оперативная память CMOS производства Toshiba

Псевдостатическое ОЗУ (PSRAM или PSDRAM) — это динамическое ОЗУ со встроенной схемой обновления и управления адресом, что делает его поведение похожим на статическое ОЗУ (SRAM). Оно сочетает в себе высокую плотность DRAM с простотой использования настоящего SRAM. PSRAM используется в Apple iPhone и других встроенных системах, таких как XFlar Platform. [64]

Некоторые компоненты DRAM имеют «режим самообновления». Хотя он во многом использует ту же логику, которая необходима для псевдостатической работы, этот режим часто эквивалентен режиму ожидания. Он предоставляется в первую очередь для того, чтобы позволить системе приостановить работу своего контроллера DRAM для экономии энергии без потери данных, хранящихся в DRAM, а не для того, чтобы разрешить работу без отдельного контроллера DRAM, как в случае упомянутых PSRAM.

Встроенный вариант PSRAM продавался MoSys под названием 1T-SRAM . Это набор небольших банков DRAM с кэшем SRAM спереди , что делает его похожим на настоящую SRAM. Он используется в игровых консолях Nintendo GameCube и Wii .

HyperRAM [65] компании Cypress Semiconductor — это тип PSRAM, поддерживающий совместимый с JEDEC 8-контактный интерфейс HyperBus [66] или Octal xSPI.

Смотрите также

Ссылки

  1. ^ "Как "открыть" микрочип и что внутри? : ZeptoBars". 2012-11-15. Архивировано из оригинала 2016-03-14 . Получено 2016-04-02 . Micron MT4C1024 — 1 мебибит (220 бит) динамическая оперативная память. Широко использовалась в компьютерах эпохи 286 и 386, начало 90-х. Размер кристалла — 8662x3969 мкм.
  2. ^ "NeXTServiceManualPages1-160" (PDF) . Получено 2022-03-09 .
  3. ^ «Основные поставщики DRAM сдерживают спрос на DRAM?». www.icinsights.com . Архивировано из оригинала 2018-04-16 . Получено 2018-04-16 .
  4. ^ EETimes; Хилсон, Гэри (2018-09-20). «DRAM Boom and Bust is Business as Usual» (Бух и крах DRAM — обычное дело). EETimes . Получено 2022-08-03 .
  5. ^ Коупленд, Б. Джек (2010). Колосс: Секреты взлома кодов компьютеров Блетчли-Парка. Oxford University Press. стр. 301. ISBN 978-0-19-157366-8.
  6. ^ "Spec Sheet for Toshiba "TOSCAL" BC-1411". www.oldcalculatormuseum.com . Архивировано из оригинала 3 июля 2017 г. . Получено 8 мая 2018 г. .
  7. ↑ Калькулятор Toscal BC-1411. Архивировано 29 июля 2017 г. в Wayback Machine , Музей науки, Лондон.
  8. ^ Настольный калькулятор Toshiba "Toscal" BC-1411. Архивировано 20 мая 2007 г. на Wayback Machine.
  9. ^ "Memory Circuit". Google Patents . Получено 18 июня 2023 г.
  10. ^ «1966: Полупроводниковые ОЗУ удовлетворяют потребности в высокоскоростном хранении». Музей истории компьютеров .
  11. ^ "DRAM". IBM100 . IBM . 9 августа 2017 . Получено 20 сентября 2019 .
  12. ^ "IBM100 — DRAM". IBM . 9 августа 2017 г.
  13. ^ "Роберт Деннард". Энциклопедия Британника . Сентябрь 2023 г.
  14. ^ ab "1970: Полупроводники конкурируют с магнитными сердечниками". Музей истории компьютеров .
  15. ^ US3387286A, Деннард, Роберт Х., «Память на полевых транзисторах», выпущено 04.06.1968 
  16. ↑ Мэри Беллис (23 февраля 2018 г.). «Кто изобрел чип Intel 1103 DRAM?». ThoughtCo. Архивировано из оригинала 6 марта 2013 г. Получено 27 февраля 2018 г.
  17. ^ "Архивная копия" (PDF) . Архивировано из оригинала (PDF) 2014-01-16 . Получено 2014-01-15 .{{cite web}}: CS1 maint: archived copy as title (link)
  18. ^ Ширрифф, Кен (ноябрь 2020 г.). «Обратная разработка классического 16-килобитного чипа DRAM MK4116».
  19. ^ Proebsting, Robert (14 сентября 2005 г.). «Устная история Роберта Пребстинга» (PDF) . Интервью взято Хендри, Гарднером. Музей компьютерной истории. X3274.2006.
  20. ^ «Начало японо-американской полупроводниковой войны» Архивировано 29.02.2020 на Wayback Machine
  21. ^ Нестер, Уильям Р. (2016). Американская промышленная политика: свободные или управляемые рынки?. Springer. стр. 115. ISBN 978-1-349-25568-9.
  22. ↑ Sanger, David E. (3 августа 1985 г.). «Обнаружен „демпинг“ японских чипов». New York Times .
    Вутат, Дональд (4 ноября 1985 г.). «6 японских производителей микросхем обвиняются в демпинге». Los Angeles Times .
    «Обвиняются еще несколько японских фирм: США утверждают, что 5 компаний сбрасывали чипы». Los Angeles Times , 1986.
    Сэнгер, Дэвид Э. (3 ноября 1987 г.). «Японский демпинг чипов закончился, США обнаружили». New York Times .
  23. ^ "Electronic Design". Electronic Design . 41 (15–21). Hayden Publishing Company. 1993. Первая коммерческая синхронная DRAM, Samsung 16-Mbit KM48SL2000, использует однобанковую архитектуру, которая позволяет разработчикам систем легко переходить от асинхронных к синхронным системам.
  24. ^ "KM48SL2000-7 Datasheet". Samsung . Август 1992. Получено 19 июня 2019 .
  25. ^ "Samsung Electronics разрабатывает первую 128-мегабайтную SDRAM-память с возможностью производства DDR/SDR". Samsung Electronics . Samsung . 10 февраля 1999 г. Получено 23 июня 2019 г. .
  26. ^ Курико Мияке (2001). «Японские производители чипов говорят, что подозревают демпинг со стороны корейских фирм». CNN.
    «Японские производители чипов подозревают демпинг со стороны корейских фирм». ITWorld . 2001.
    «Расследование ценообразования DRAM в Японии нацелено на Hynix, Samsung». EETimes. 2001.
    «Корейская DRAM-память оказалась отрезанной от Японии». Phys.org. 2006.
  27. ^ "Лекция 12: Основы DRAM" (PDF) . utah.edu . 2011-02-17. Архивировано (PDF) из оригинала 2015-06-16 . Получено 2015-03-10 .
  28. ^ Дэвид Август (2004-11-23). ​​"Лекция 20: Технология памяти" (PDF) . cs.princeton.edu . стр. 3–5. Архивировано из оригинала (PDF) 2005-05-19 . Получено 2015-03-10 .
  29. ^ abcdefghi Keeth et al. 2007, стр. 24–30
  30. ^ Чтобы мы не помнили: атаки с холодной загрузкой на ключи шифрования. Архивировано 5 января 2015 г. на Wayback Machine , Халдерман и др., USENIX Security 2008.
  31. ^ "Micron 4 Meg x 4 EDO DRAM data sheet" (PDF) . micron.com . Архивировано из оригинала (PDF) 27 сентября 2007 г. . Получено 8 мая 2018 г. .
  32. ^ "Corsair CMX1024-3200 (1 ГБ, двухбанковая небуферизованная DDR SDRAM DIMM)" (PDF) . Декабрь 2003 г. Архивировано из оригинала (PDF) 11 сентября 2008 г.
  33. ^ "Corsair TWINX1024-3200XL dual-channel memory kit" (PDF) . Май 2004. Архивировано из оригинала (PDF) 7 декабря 2006.
  34. ^ Кит и др. 2007, стр. 22
  35. ^ Кит и др. 2007, стр. 24
  36. ^ "Pro Audio Reference" . Получено 2024-08-08 .
  37. ^ Саллезе, Жан-Мишель (2002-06-20). "Принципы концепции динамической памяти 1T на SOI" (PDF) . Встреча группы по моделированию и извлечению параметров MOS . Вроцлав, Польша. Архивировано (PDF) из оригинала 29-11-2007 . Получено 07-10-2007 .
  38. ^ F. Morishita; et al. (21 сентября 2005 г.). "Безконденсаторная двухтранзисторная память с произвольным доступом (TTRAM) на SOI". Труды конференции IEEE 2005 Custom Integrated Circuits, 2005. Том. Конференция Custom Integrated Circuits 2005. стр. 428–431. doi :10.1109/CICC.2005.1568699. ISBN 978-0-7803-9023-2. S2CID  14952912.
  39. ^ Дж. Парк и др., IEDM 2015.
  40. ^ "ECC DRAM – Intelligent Memory". intelligentmemory.com . Архивировано из оригинала 2014-12-23 . Получено 2015-01-16 .
  41. ^ Mastipuram, Ritesh; Wee, Edwin C (30 сентября 2004 г.). «Влияние программных ошибок на надежность системы». EDN . Cypress Semiconductor. Архивировано из оригинала 16 апреля 2007 г.
  42. ^ Боруки, «Сравнение коэффициентов программных ошибок ускоренной DRAM, измеренных на уровне компонентов и системы», 46-й ежегодный международный симпозиум по физике надежности, Финикс, 2008 г., стр. 482–487
  43. ^ Шредер, Бьянка и др. (2009). «Ошибки DRAM в дикой природе: крупномасштабное полевое исследование» Архивировано 10 марта 2015 г. в Wayback Machine . Труды Одиннадцатой международной совместной конференции по измерению и моделированию компьютерных систем , стр. 193–204.
  44. ^ "Измерение программной ошибки памяти в производственных системах". www.ece.rochester.edu . Архивировано из оригинала 14 февраля 2017 г. Получено 8 мая 2018 г.
  45. ^ "DRAM's Damning Defects—and How They Cripple Computers - IEEE Spectrum". Архивировано из оригинала 2015-11-24 . Получено 2015-11-24 .
  46. ^ Ли, Хуан; Шен, Чу (2010). ""Реалистичная оценка ошибок оборудования памяти и восприимчивости программных систем". Ежегодная техническая конференция Usenix 2010" (PDF) . Архивировано (PDF) из оригинала 2015-05-15.
  47. ^ "Циклы, ячейки и пластины: эмпирический анализ отказов оборудования на миллионе потребительских ПК. Труды шестой конференции по компьютерным системам (EuroSys '11). стр. 343-356" (PDF) . 2011. Архивировано (PDF) из оригинала 14.11.2012.
  48. ^ ab "Центр политики в области информационных технологий » Чтобы мы не забывали: атаки с холодной загрузкой на ключи шифрования". Архивировано из оригинала 22 июля 2011 г.080222 citp.princeton.edu
  49. ^ Шейк, Лейф З.; Гертин, Стивен М.; Свифт, Гэри М. (декабрь 2000 г.). «Анализ эффектов радиации на отдельных ячейках DRAM». Труды IEEE по ядерной науке . 47 (6): 2534–2538. Bibcode : 2000ITNS...47.2534S. doi : 10.1109/23.903804. ISSN  0018-9499.
  50. ^ Юнгу Ким; Росс Дейли; Джереми Ким; Крис Фаллин; Джи Хе Ли; Донхёк Ли; Крис Вилкерсон; Конрад Лай; Онур Мутлу (24 июня 2014 г.). "Переключение битов в памяти без доступа к ним: ошибки нарушения работы DRAM" (PDF) . ece.cmu.edu . Архивировано (PDF) из оригинала 2015-03-26 . Получено 10 марта 2015 г. .
  51. ^ Ян Пул. "SDRAM Memory Basics & Tutorial". Архивировано из оригинала 2018-02-27 . Получено 26 февраля 2018 .
  52. ^ "Understanding DRAM Operation (Application Note)" (PDF) . IBM. Декабрь 1996 г. Архивировано из оригинала (PDF) 29 августа 2017 г.
  53. ^ Руководство пользователя процессора Z80 (PDF) . стр. 3.
  54. ^ «Что такое обновление DRAM и почему оно влияет на странную структуру видеопамяти Apple II?».
  55. ^ Различные методы обновления DRAM Архивировано 2011-10-03 в Wayback Machine Micron Technical Note TN-04-30
  56. ^ Кит и др. 2007, стр. 13
  57. ^ abc Keeth et al. 2007, стр. 14
  58. ^ S. Mueller (2004). Модернизация и ремонт ноутбуков. Que; Har/Cdr Edition. стр. 221. ISBN 9780789728005.
  59. ^ Лин, Альберт (20 декабря 1999 г.). «Оценки памяти, самый запутанный предмет». Simmtester.com . CST, Inc. Архивировано из оригинала 7 ноября 2017 г. . Получено 1 ноября 2017 г. .
  60. ^ Хуан, Эндрю (14 сентября 1996 г.). "Bunnie's RAM FAQ". Архивировано из оригинала 12 июня 2017 г.
  61. ^ Cuppu, Vinodh; Jacob, Bruce; Davis, Brian; Mudge, Trevor (ноябрь 2001 г.). «Высокопроизводительные DRAM в средах рабочих станций» (PDF) . IEEE Transactions on Computers . 50 (11): 1133–1153. doi :10.1109/12.966491. hdl : 1903/7456 . Архивировано (PDF) из оригинала 8 августа 2017 г. . Получено 2 ноября 2017 г. .
  62. ↑ Кент, Дин (24 октября 1998 г.). "Burst EDO (BEDO) - Ram Guide | Tom's Hardware". Tomshardware.com . Получено 09.03.2022 .
  63. ^ "Window RAM (WRAM)". Архивировано из оригинала 2010-01-02.
  64. ^ Мэннион, Патрик (2008-07-12). "Под капотом — Обновление: Apple iPhone 3G разоблачен". EETimes . Архивировано из оригинала 2013-01-22.
  65. ^ "psRAM(HyperRAM)". Cypress semiconductor.
  66. ^ "Гипербус". Cypress полупроводник.

Дальнейшее чтение

Внешние ссылки