Синхронная динамическая память с произвольным доступом ( синхронная динамическая оперативная память или SDRAM ) — это любая DRAM , в которой работа ее внешнего интерфейса выводов координируется внешним тактовым сигналом .
Интегральные схемы DRAM (ИС), выпускавшиеся с начала 1970-х до начала 1990-х годов, использовали асинхронный интерфейс, в котором входные сигналы управления оказывают прямое влияние на внутренние функции, задерживаемые только прохождением через его полупроводниковые пути. SDRAM имеет синхронный интерфейс, в котором изменения на входах управления распознаются после нарастающего фронта его тактового входа. В семействах SDRAM, стандартизированных JEDEC , тактовый сигнал управляет пошаговым выполнением внутреннего конечного автомата , который реагирует на входящие команды. Эти команды могут быть конвейеризированы для повышения производительности, при этом ранее начатые операции завершаются, пока принимаются новые команды. Память разделена на несколько равных по размеру, но независимых разделов, называемых банками , что позволяет устройству одновременно выполнять команду доступа к памяти в каждом банке и ускорять доступ чередующимся образом . Это позволяет SDRAM достигать большей параллельности и более высоких скоростей передачи данных, чем асинхронные DRAM.
Конвейеризация означает, что чип может принять новую команду до того, как он закончит обработку предыдущей. Для конвейерной записи команда записи может немедленно следовать за другой командой, не дожидаясь записи данных в массив памяти. Для конвейерного чтения запрошенные данные появляются через фиксированное количество тактов (задержку) после команды чтения, в течение которых могут быть отправлены дополнительные команды.
Самые ранние DRAM часто синхронизировались с часами ЦП (тактировались) и использовались с ранними микропроцессорами. В середине 1970-х годов DRAM перешли на асинхронный дизайн, но в 1990-х годах вернулись к синхронной работе. [1] [2]
В конце 1980-х годов IBM изобрела DDR SDRAM, создала оперативную память с двойной тактовой частотой и представила свои результаты на Международной конференции по твердотельным схемам в 1990 году. [3] [4] В 1998 году Samsung выпустила чип SDRAM с двойной скоростью передачи данных , известный как DDR SDRAM (64 Мбит ), вскоре после этого в том же году его выпустила Hyundai Electronics (теперь SK Hynix ), а массовое производство началось в 1993 году. [5] К 2000 году SDRAM заменила практически все другие типы DRAM в современных компьютерах из-за своей большей производительности.
Задержка SDRAM изначально не ниже (более быстрое время доступа), чем у асинхронной DRAM. Действительно, ранняя SDRAM была несколько медленнее современной пакетной EDO DRAM из-за дополнительной логики. Преимущества внутренней буферизации SDRAM заключаются в ее способности чередовать операции с несколькими банками памяти, тем самым увеличивая эффективную пропускную способность .
Сегодня практически вся SDRAM производится в соответствии со стандартами, установленными JEDEC , ассоциацией электронной промышленности, которая принимает открытые стандарты для облегчения взаимодействия электронных компонентов. JEDEC официально приняла свой первый стандарт SDRAM в 1993 году и впоследствии приняла другие стандарты SDRAM, включая стандарты для DDR , DDR2 и DDR3 SDRAM .
SDRAM также доступна в зарегистрированных вариантах для систем, требующих большей масштабируемости, таких как серверы и рабочие станции .
На сегодняшний день крупнейшими мировыми производителями SDRAM являются Samsung Electronics , SK Hynix , Micron Technology и Nanya Technology .
Существует несколько ограничений производительности DRAM. Наиболее заметным является время цикла чтения, время между последовательными операциями чтения в открытую строку. Это время сократилось с 10 нс для 100 МГц SDRAM (1 МГц = Гц) до 5 нс для DDR-400, но оставалось относительно неизменным в поколениях DDR2-800 и DDR3-1600. Однако, работая с интерфейсной схемой на все более высоких кратностях фундаментальной скорости чтения, достижимая пропускная способность быстро увеличивалась.
Другим ограничением является задержка CAS , время между поставкой адреса столбца и получением соответствующих данных. Опять же, это оставалось относительно постоянным на уровне 10–15 нс в течение последних нескольких поколений DDR SDRAM.
При работе задержка CAS представляет собой определенное число тактовых циклов, запрограммированное в регистре режима SDRAM и ожидаемое контроллером DRAM. Можно запрограммировать любое значение, но SDRAM не будет работать правильно, если оно слишком низкое. При более высоких тактовых частотах полезная задержка CAS в тактовых циклах естественным образом увеличивается. 10–15 нс составляет 2–3 цикла (CL2–3) тактовой частоты 200 МГц DDR-400 SDRAM, CL4–6 для DDR2-800 и CL8–12 для DDR3-1600. Более медленные тактовые циклы естественным образом допускают меньшее число циклов задержки CAS.
Модули SDRAM имеют собственные спецификации синхронизации, которые могут быть медленнее, чем у чипов на модуле. Когда впервые появились чипы SDRAM 100 МГц, некоторые производители продавали модули «100 МГц», которые не могли надежно работать на этой тактовой частоте. В ответ Intel опубликовала стандарт PC100, в котором изложены требования и рекомендации по производству модуля памяти, который может надежно работать на частоте 100 МГц. Этот стандарт имел большое влияние, и термин «PC100» быстро стал общим идентификатором для модулей SDRAM 100 МГц, и теперь модули обычно обозначаются числами с префиксом «PC» (PC66, PC100 или PC133 — хотя фактическое значение чисел изменилось).
Все команды синхронизируются относительно нарастающего фронта тактового сигнала. В дополнение к тактовому сигналу, есть шесть управляющих сигналов, в основном активных низких , которые отбираются по нарастающему фронту тактового сигнала:
Устройства SDRAM внутренне разделены на два, четыре или восемь независимых внутренних банков данных. Для выбора банка, на который направлена команда, используются от одного до трех входов адреса банка (BA0, BA1 и BA2).
Многие команды также используют адрес, представленный на входных контактах адреса. Некоторые команды, которые либо не используют адрес, либо представляют адрес столбца, также используют A10 для выбора вариантов.
Команды SDR SDRAM определяются следующим образом:
Все поколения SDRAM (SDR и DDRx) используют по сути одни и те же команды, за исключением следующих изменений:
Например, 512 МБ SDRAM DIMM (который содержит 512 МБ) может быть сделан из восьми или девяти чипов SDRAM, каждый из которых содержит 512 Мбит памяти, и каждый из них вносит 8 бит в 64- или 72-битную ширину DIMM. Типичный 512 Мбит SDRAM чип внутренне содержит четыре независимых банка памяти по 16 МБ. Каждый банк представляет собой массив из 8192 строк по 16384 бит каждая. (2048 8-битных столбцов). Банк либо простаивает, либо активен, либо переходит из одного в другой. [6]
Активная команда активирует неактивный банк. Она представляет двухбитный адрес банка (BA0–BA1) и 13-битный адрес строки (A0–A12) и вызывает чтение этой строки в массив банка из всех 16 384 усилителей считывания столбцов. Это также известно как «открытие» строки. Эта операция имеет побочный эффект обновления динамических (емкостных) ячеек памяти этой строки.
После активации или «открытия» строки возможны команды чтения и записи для этой строки. Активация требует минимального количества времени, называемого задержкой от строки до столбца, или t RCD, прежде чем могут произойти операции чтения или записи. Это время, округленное до следующего кратного периода тактовой частоты, определяет минимальное количество циклов ожидания между активной командой и командой чтения или записи . Во время этих циклов ожидания в другие банки могут быть отправлены дополнительные команды; поскольку каждый банк работает полностью независимо.
Команды чтения и записи требуют адреса столбца. Поскольку каждый чип обращается к восьми битам данных за раз, существует 2048 возможных адресов столбцов, что требует всего 11 адресных линий (A0–A9, A11).
При выдаче команды чтения SDRAM выдаст соответствующие выходные данные на линиях DQ вовремя для нарастающего фронта тактового сигнала несколькими тактовыми циклами позже, в зависимости от настроенной задержки CAS. Последующие слова пакета будут выдаваться вовремя для последующих нарастающих фронтов тактового сигнала.
Команда записи сопровождается данными, которые должны быть записаны, которые направляются на линии DQ во время того же фронта нарастающего тактового сигнала. Контроллер памяти должен гарантировать, что SDRAM не направляет данные чтения на линии DQ в то же время, когда ему необходимо направлять данные записи на эти линии. Это можно сделать, дождавшись окончания пакета чтения, прервав пакет чтения или используя линию управления DQM.
Когда контроллеру памяти необходимо получить доступ к другой строке, он должен сначала вернуть усилители считывания этого банка в состояние ожидания, готовые к считыванию следующей строки. Это известно как операция «предзаряда» или «закрытия» строки. Предзаряд может быть задан явно или может быть выполнен автоматически по завершении операции чтения или записи. Опять же, существует минимальное время, задержка предварительного заряда строки, t RP , которое должно пройти, прежде чем эта строка будет полностью «закрыта», и поэтому банк будет простаивать, чтобы получить другую команду активации для этого банка.
Хотя обновление строки является автоматическим побочным эффектом ее активации, существует минимальное время, необходимое для этого, которое требует минимального времени доступа к строке t RAS delay между активной командой, открывающей строку, и соответствующей командой предварительной зарядки, закрывающей ее. Этот предел обычно затмевается желаемыми командами чтения и записи в строку, поэтому его значение мало влияет на типичную производительность.
Команда no operation всегда разрешена, в то время как команда load mode register требует, чтобы все банки были в состоянии бездействия, и задержки после этого для вступления изменений в силу. Команда auto refresh также требует, чтобы все банки были в состоянии бездействия, и занимает время цикла обновления t RFC , чтобы вернуть чип в состояние бездействия. (Это время обычно равно t RCD +t RP .) Единственная другая команда, которая разрешена для бездействующего банка, — это активная команда. Это занимает, как упоминалось выше, t RCD , прежде чем строка полностью откроется и сможет принимать команды чтения и записи.
Когда банк открыт, разрешены четыре команды: чтение, запись, завершение пакета и предварительная зарядка. Команды чтения и записи начинают пакеты, которые могут быть прерваны следующими командами.
Команда чтения, завершения пакета или предварительной зарядки может быть выдана в любое время после команды чтения и прервет пакет чтения после настроенной задержки CAS. Таким образом, если команда чтения выдается в цикле 0, другая команда чтения выдается в цикле 2, а задержка CAS равна 3, то первая команда чтения начнет выдавать данные в течение циклов 3 и 4, затем результаты второй команды чтения появятся, начиная с цикла 5.
Если бы команда, выданная в цикле 2, была завершением пакета или предварительной зарядкой активного банка, то в цикле 5 выходной сигнал не был бы сгенерирован.
Хотя прерывающее чтение может быть выполнено для любого активного банка, команда предварительной зарядки прервет пакет чтения только в том случае, если он выполняется для того же банка или для всех банков; команда предварительной зарядки для другого банка не прервет пакет чтения.
Прерывание пакета чтения командой записи возможно, но сложнее. Это можно сделать, если использовать сигнал DQM для подавления вывода из SDRAM, чтобы контроллер памяти мог вовремя передавать данные по линиям DQ в SDRAM для операции записи. Поскольку эффекты DQM на считываемые данные задерживаются на два цикла, но эффекты DQM на записываемые данные проявляются немедленно, DQM должен быть повышен (чтобы замаскировать считываемые данные) начиная как минимум за два цикла до команды записи, но должен быть понижен для цикла команды записи (предполагая, что команда записи должна иметь эффект).
Выполнение этого всего за два такта требует тщательной координации между временем, которое требуется SDRAM для выключения своего выхода на фронте такта, и временем, которое данные должны быть предоставлены в качестве входа в SDRAM для записи на следующем фронте такта. Если тактовая частота слишком высока, чтобы обеспечить достаточное время, может потребоваться три цикла.
Если команда чтения включает автоматическую предварительную зарядку, предварительная зарядка начинается в том же цикле, что и прерывающая команда.
Современный микропроцессор с кэшем обычно обращается к памяти в единицах строк кэша . Для передачи 64-байтовой строки кэша требуется восемь последовательных доступов к 64-битному DIMM, которые могут быть вызваны одной командой чтения или записи путем настройки микросхем SDRAM с использованием регистра режима для выполнения восьмисловных пакетов . Выборка строки кэша обычно запускается чтением с определенного адреса, и SDRAM позволяет сначала передать «критическое слово» строки кэша. («Слово» здесь относится к ширине микросхемы SDRAM или DIMM, которая составляет 64 бита для типичного DIMM.) Микросхемы SDRAM поддерживают два возможных соглашения для упорядочивания оставшихся слов в строке кэша.
Пакеты всегда обращаются к выровненному блоку последовательных слов BL, начинающихся с кратного BL. Так, например, пакетный доступ из четырех слов к любому адресу столбца от четырех до семи вернет слова с четырех по семь. Однако порядок зависит от запрошенного адреса и настроенного параметра типа пакета: последовательный или чередующийся. Обычно контроллеру памяти требуется один или другой. Когда длина пакета составляет один или два, тип пакета не имеет значения. Для длины пакета, равной одному, запрошенное слово является единственным доступным словом. Для длины пакета, равной двум, запрошенное слово доступно первым, а другое слово в выровненном блоке доступно вторым. Это следующее слово, если был указан четный адрес, и предыдущее слово, если был указан нечетный адрес.
Для последовательного пакетного режима последующие слова доступны в порядке возрастания адреса, возвращаясь к началу блока, когда достигается конец. Так, например, для длины пакета четыре и запрошенного адреса столбца пять, слова будут доступны в порядке 5-6-7-4. Если бы длина пакета была восемь, порядок доступа был бы 5-6-7-0-1-2-3-4. Это делается путем добавления счетчика к адресу столбца и игнорирования переносов за пределами длины пакета. Перемежаемый пакетный режим вычисляет адрес с помощью операции исключающего или между счетчиком и адресом. Используя тот же начальный адрес пять, пакет из четырех слов вернет слова в порядке 5-4-7-6. Пакет из восьми слов будет 5-4-7-6-1-0-3-2. [7] Хотя это более запутанно для людей, это может быть проще реализовать на оборудовании, и это предпочтительно для Intel для ее микропроцессоров. [ необходима цитата ]
Если запрошенный адрес столбца находится в начале блока, оба пакетных режима (последовательный и чередующийся) возвращают данные в той же последовательной последовательности 0-1-2-3-4-5-6-7. Разница имеет значение только при извлечении строки кэша из памяти в порядке «критическое слово-сначала».
SDRAM с одинарной скоростью передачи данных имеет один 10-битный программируемый регистр режима. Более поздние стандарты SDRAM с двойной скоростью передачи данных добавляют дополнительные регистры режима, адресуемые с использованием контактов адреса банка. Для SDR SDRAM контакты адреса банка и адресные линии A10 и выше игнорируются, но должны быть равны нулю во время записи регистра режима.
Биты M9–M0 представлены на адресных линиях A9–A0 во время цикла регистра режима загрузки.
Более поздние (с двойной скоростью передачи данных) стандарты SDRAM используют больше битов регистра режима и предоставляют дополнительные регистры режима, называемые «регистрами расширенного режима». Номер регистра кодируется на контактах адреса банка во время команды загрузки регистра режима. Например, DDR2 SDRAM имеет 13-битный регистр режима, 13-битный расширенный регистр режима № 1 (EMR1) и 5-битный расширенный регистр режима № 2 (EMR2).
Можно обновить чип RAM, открыв и закрыв (активировав и предварительно зарядив) каждую строку в каждом банке. Однако для упрощения контроллера памяти чипы SDRAM поддерживают команду «автоматического обновления», которая выполняет эти операции для одной строки в каждом банке одновременно. SDRAM также поддерживает внутренний счетчик, который перебирает все возможные строки. Контроллер памяти должен просто выдавать достаточное количество команд автоматического обновления (по одной на строку, 8192 в примере, который мы использовали) каждый интервал обновления (t REF = 64 мс — это общее значение). Все банки должны быть в режиме ожидания (закрыты, предварительно заряжены), когда выдается эта команда.
Как уже упоминалось, вход разрешения тактирования (CKE) может использоваться для эффективной остановки тактирования SDRAM. Вход CKE опрашивается по каждому нарастающему фронту тактирования, и если он низкий, следующий нарастающий фронт тактирования игнорируется для всех целей, кроме проверки CKE. Пока CKE низкий, допускается изменение тактовой частоты или даже полная остановка тактирования.
Если CKE снижается во время выполнения операций SDRAM, он просто «замирает» на месте до тех пор, пока CKE снова не поднимется.
Если SDRAM простаивает (все банки предварительно заряжены, команды не выполняются), когда CKE снижается, SDRAM автоматически переходит в режим пониженного энергопотребления, потребляя минимальное количество энергии, пока CKE снова не поднимется. Это не должно длиться дольше максимального интервала обновления t REF , иначе содержимое памяти может быть потеряно. В это время можно полностью остановить часы для дополнительной экономии энергии.
Наконец, если CKE снижается одновременно с отправкой команды автоматического обновления в SDRAM, SDRAM переходит в режим самообновления. Это похоже на выключение питания, но SDRAM использует встроенный таймер для генерации внутренних циклов обновления по мере необходимости. В это время часы могут быть остановлены. Хотя режим самообновления потребляет немного больше энергии, чем режим выключения питания, он позволяет полностью отключить контроллер памяти, что обычно более чем компенсирует разницу.
SDRAM, разработанная для устройств с питанием от батареи, предлагает несколько дополнительных вариантов энергосбережения. Один из них — это зависящее от температуры обновление; датчик температуры на кристалле снижает частоту обновления при более низких температурах, а не всегда запускает ее на наихудшей частоте. Другой — это выборочное обновление, которое ограничивает самообновление частью массива DRAM. Фракция, которая обновляется, настраивается с помощью расширенного регистра режима. Третий, реализованный в Mobile DDR (LPDDR) и LPDDR2, — это режим «глубокого отключения питания», который делает память недействительной и требует полной повторной инициализации для выхода из него. Он активируется путем отправки команды «завершение пакета» при снижении CKE.
DDR SDRAM использует архитектуру предварительной выборки, что обеспечивает быстрый и простой доступ к нескольким словам данных , расположенным в общей физической строке памяти.
Архитектура предварительной выборки использует преимущества специфических характеристик доступа к памяти DRAM. Типичные операции памяти DRAM включают три фазы: предварительная зарядка битовой линии, доступ к строке, доступ к столбцу. Доступ к строке является сердцем операции чтения, поскольку он включает в себя тщательное считывание крошечных сигналов в ячейках памяти DRAM; это самая медленная фаза работы памяти. Однако после считывания строки последующие доступы к столбцам той же строки могут быть очень быстрыми, поскольку усилители считывания также действуют как защелки. Для справки, строка устройства DDR3 емкостью 1 Гбит [6] имеет ширину 2048 бит , поэтому внутренне 2048 бит считываются в 2048 отдельных усилителей считывания во время фазы доступа к строке. Доступ к строке может занять 50 нс , в зависимости от скорости DRAM, тогда как доступ к столбцу из открытой строки занимает менее 10 нс.
Традиционные архитектуры DRAM долгое время поддерживали быстрый доступ столбцов к битам в открытой строке. Для 8-битной микросхемы памяти с шириной строки 2048 бит доступ к любому из 256 слов данных (2048/8) в строке может быть очень быстрым, при условии отсутствия промежуточных доступов к другим строкам.
Недостатком старого метода быстрого доступа к столбцам было то, что для каждого дополнительного слова данных в строке приходилось отправлять новый адрес столбца. Адресная шина должна была работать на той же частоте, что и шина данных. Архитектура предварительной выборки упрощает этот процесс, позволяя одному запросу адреса приводить к нескольким словам данных.
В архитектуре буфера предварительной выборки, когда происходит доступ к памяти строки, буфер захватывает набор смежных слов данных в строке и считывает их («выдает» их) в быстрой последовательности на контактах ввода-вывода, без необходимости в индивидуальных запросах адреса столбца. Это предполагает, что ЦП хочет, чтобы смежные слова данных находились в памяти, что на практике очень часто и происходит. Например, в DDR1 два смежных слова данных будут считываться с каждого чипа в одном и том же такте и помещаться в буфер предварительной выборки. Затем каждое слово будет передаваться последовательными нарастающим и падающим фронтам такта. Аналогично, в DDR2 с буфером предварительной выборки 4n четыре последовательных слова данных считываются и помещаются в буфер, в то время как тактовая частота, которая в два раза быстрее внутренней тактовой частоты DDR, передает каждое слово по последовательному нарастающему и падающему фронту более быстрой внешней тактовой частоты [8]
Глубину буфера предварительной выборки также можно рассматривать как отношение частоты ядра памяти к частоте ввода-вывода. В архитектуре предварительной выборки 8n (такой как DDR3 ) ввод-вывод будет работать в 8 раз быстрее, чем ядро памяти (каждый доступ к памяти приводит к пакету из 8 слов данных на ввод-выводе). Таким образом, ядро памяти 200 МГц объединяется с вводами-выводами, каждый из которых работает в восемь раз быстрее (1600 мегабит в секунду). Если память имеет 16 вводов-выводов, общая пропускная способность чтения составит 200 МГц x 8 слов данных/доступ x 16 вводов-выводов = 25,6 гигабит в секунду (Гбит/с) или 3,2 гигабайта в секунду (ГБ/с). Модули с несколькими чипами DRAM могут обеспечить соответственно более высокую пропускную способность.
Каждое поколение SDRAM имеет разный размер буфера предварительной выборки:
Первоначально известная просто как SDRAM , SDRAM с одинарной скоростью передачи данных может принимать одну команду и передавать одно слово данных за такт. Чипы изготавливаются с различными размерами шины данных (чаще всего 4, 8 или 16 бит), но чипы обычно собираются в 168-контактные модули DIMM , которые считывают или записывают 64 (не ECC) или 72 ( ECC ) бита за раз.
Использование шины данных является сложным и, таким образом, требует сложной схемы контроллера DRAM. Это связано с тем, что данные, записанные в DRAM, должны быть представлены в том же цикле, что и команда записи, но чтение производит вывод через 2 или 3 цикла после команды чтения. Контроллер DRAM должен гарантировать, что шина данных никогда не потребуется для чтения и записи одновременно.
Типичные тактовые частоты SDR SDRAM составляют 66, 100 и 133 МГц (периоды 15, 10 и 7,5 нс), соответственно обозначаемые PC66, PC100 и PC133. Доступны тактовые частоты до 200 МГц. Работает при напряжении 3,3 В.
Этот тип SDRAM медленнее вариантов DDR, поскольку за один такт передается только одно слово данных (единая скорость передачи данных). Но этот тип также быстрее своих предшественников — расширенного DRAM (EDO-RAM) и быстрого страничного режима DRAM (FPM-RAM), которым обычно требовалось два или три такта для передачи одного слова данных.
PC66 относится к стандарту внутренней сменной компьютерной памяти , определенному JEDEC . PC66 — это синхронная DRAM, работающая на тактовой частоте 66,66 МГц, на 64-битной шине, при напряжении 3,3 В. PC66 выпускается в форм-факторах DIMM с 168 контактами и SO-DIMM с 144 контактами. Теоретическая пропускная способность составляет 533 МБ/с. (1 МБ/с = один миллион байт в секунду)
Этот стандарт использовался в ПК на базе Intel Pentium и AMD K6 . Он также присутствует в Beige Power Mac G3 , ранних iBooks и PowerBook G3 . Он также используется во многих ранних системах Intel Celeron с FSB 66 МГц . Он был заменен стандартами PC100 и PC133.
PC100 — это стандарт для внутренней сменной оперативной памяти компьютера , определенный JEDEC . PC100 относится к синхронной DRAM, работающей на тактовой частоте 100 МГц, на 64-битной шине, при напряжении 3,3 В. PC100 доступен в форм-факторах DIMM с 168 контактами и SO-DIMM с 144 контактами . PC100 обратно совместим с PC66 и был заменен стандартом PC133.
Модуль, построенный из чипов SDRAM 100 МГц, не обязательно способен работать на частоте 100 МГц. Стандарт PC100 определяет возможности модуля памяти в целом. PC100 используется во многих старых компьютерах; ПК конца 1990-х годов были наиболее распространенными компьютерами с памятью PC100.
PC133 — это стандарт компьютерной памяти, определенный JEDEC . PC133 относится к SDR SDRAM , работающей на тактовой частоте 133 МГц, на 64-битной шине, при напряжении 3,3 В. PC133 доступен в форм-факторах DIMM с 168 контактами и SO-DIMM с 144 контактами . PC133 — это самый быстрый и окончательный стандарт SDR SDRAM, когда-либо одобренный JEDEC, и обеспечивает пропускную способность 1,066 ГБ в секунду ([133,33 МГц * 64/8]=1,066 ГБ/с). (1 ГБ/с = один миллиард байт в секунду) PC133 обратно совместим с PC100 и PC66.
Хотя задержка доступа DRAM принципиально ограничена массивом DRAM, DRAM имеет очень высокую потенциальную пропускную способность, поскольку каждое внутреннее чтение на самом деле является строкой из многих тысяч бит. Чтобы сделать большую часть этой пропускной способности доступной для пользователей, был разработан интерфейс с двойной скоростью передачи данных . Он использует те же команды, принимаемые один раз за цикл, но считывает или записывает два слова данных за тактовый цикл. Интерфейс DDR достигает этого, считывая и записывая данные как по нарастающему, так и по спадающему фронту тактового сигнала. Кроме того, в ретроспективе были сделаны некоторые незначительные изменения в синхронизации интерфейса SDR, а напряжение питания было снижено с 3,3 до 2,5 В. В результате DDR SDRAM не имеет обратной совместимости с SDR SDRAM.
DDR SDRAM (иногда называемая DDR1 для большей ясности) удваивает минимальную единицу чтения или записи; каждый доступ относится как минимум к двум последовательным словам.
Типичные тактовые частоты DDR SDRAM составляют 133, 166 и 200 МГц (7,5, 6 и 5 нс/цикл), обычно описываемые как DDR-266, DDR-333 и DDR-400 (3,75, 3 и 2,5 нс на такт). Соответствующие 184-контактные модули DIMM известны как PC-2100, PC-2700 и PC-3200. Доступна производительность до DDR-550 (PC-4400).
DDR2 SDRAM очень похожа на DDR SDRAM, но снова удваивает минимальный блок чтения или записи до четырех последовательных слов. Протокол шины также был упрощен для обеспечения более высокой производительности. (В частности, удалена команда «burst terminate».) Это позволяет удвоить скорость шины SDRAM без увеличения тактовой частоты внутренних операций RAM; вместо этого внутренние операции выполняются в блоках, в четыре раза шире SDRAM. Кроме того, был добавлен дополнительный контакт адреса банка (BA2), чтобы обеспечить восемь банков на больших чипах RAM.
Типичные тактовые частоты DDR2 SDRAM составляют 200, 266, 333 или 400 МГц (периоды 5, 3,75, 3 и 2,5 нс), обычно описываемые как DDR2-400, DDR2-533, DDR2-667 и DDR2-800 (периоды 2,5, 1,875, 1,5 и 1,25 нс). Соответствующие 240-контактные модули DIMM известны как PC2-3200 — PC2-6400. DDR2 SDRAM теперь доступна с тактовой частотой 533 МГц, обычно описываемой как DDR2-1066, а соответствующие модули DIMM известны как PC2-8500 (также называемые PC2-8600 в зависимости от производителя). Доступна производительность до DDR2-1250 (PC2-10000).
Обратите внимание, что поскольку внутренние операции выполняются на 1/2 тактовой частоты, память DDR2-400 (внутренняя тактовая частота 100 МГц) имеет несколько большую задержку, чем DDR-400 (внутренняя тактовая частота 200 МГц).
DDR3 продолжает эту тенденцию, удваивая минимальный блок чтения или записи до восьми последовательных слов. Это позволяет еще раз удвоить пропускную способность и скорость внешней шины без необходимости изменения тактовой частоты внутренних операций, только ширину. Для поддержания 800–1600 M передач/с (оба края тактовой частоты 400–800 МГц) внутренний массив RAM должен выполнять 100–200 M выборок в секунду.
Опять же, с каждым удвоением недостатком является возросшая задержка . Как и во всех поколениях DDR SDRAM, команды по-прежнему ограничены одним фронтом тактовой частоты, а задержки команд указаны в терминах тактовых циклов, что составляет половину скорости обычно указываемой скорости передачи ( задержка CAS 8 с DDR3-800 составляет 8/(400 МГц) = 20 нс, точно такая же задержка CAS2 на PC100 SDR SDRAM).
Чипы памяти DDR3 производятся в коммерческих целях, [11] и компьютерные системы, использующие их, были доступны со второй половины 2007 года, [12] а их значительное использование началось в 2008 году. [13] Первоначальные тактовые частоты составляли 400 и 533 МГц, которые описываются как DDR3-800 и DDR3-1066 (модули PC3-6400 и PC3-8500), но сейчас распространены 667 и 800 МГц, которые описываются как DDR3-1333 и DDR3-1600 (модули PC3-10600 и PC3-12800). [14] Доступны модели с производительностью до DDR3-2800 (модули PC3 22400). [15]
DDR4 SDRAM является преемником DDR3 SDRAM . Она была представлена на форуме разработчиков Intel в Сан-Франциско в 2008 году и должна была быть выпущена на рынок в течение 2011 года. Сроки значительно варьировались в ходе ее разработки - первоначально ее выпуск ожидался в 2012 году, [16] а позже (в течение 2010 года) ожидался выпуск в 2015 году, [17] прежде чем образцы были объявлены в начале 2011 года, и производители начали объявлять, что коммерческое производство и выпуск на рынок ожидаются в 2012 году. DDR4 достигла массового принятия на рынке около 2015 года, что сопоставимо с примерно пятью годами, которые потребовались DDR3 для достижения массового перехода на рынок вместо DDR2.
Чипы DDR4 работают при напряжении 1,2 В или менее [18] [19] по сравнению с 1,5 В чипов DDR3 и имеют более 2 миллиардов передач данных в секунду. Ожидалось, что они будут представлены с частотой 2133 МГц, которая, по оценкам, будет повышена до потенциального значения 4266 МГц [20] и пониженного напряжения 1,05 В [21] к 2013 году.
DDR4 не удваивает внутреннюю ширину предварительной выборки снова, а использует ту же предварительную выборку 8 n , что и DDR3. [22] Таким образом, необходимо будет чередовать чтения из нескольких банков, чтобы поддерживать шину данных занятой.
В феврале 2009 года Samsung утвердила 40 нм чипы DRAM, что считается «значительным шагом» на пути к разработке DDR4 [23] , поскольку по состоянию на 2009 год текущие чипы DRAM только начинали переходить на 50 нм процесс. [24] В январе 2011 года Samsung объявила о завершении и выпуске для тестирования 30 нм 2048 МБ [6] модуля DDR4 DRAM. Он имеет максимальную пропускную способность 2,13 Гбит/с при 1,2 В, использует технологию псевдооткрытого стока и потребляет на 40% меньше энергии, чем эквивалентный модуль DDR3. [25] [26]
В марте 2017 года JEDEC объявила, что стандарт DDR5 находится в стадии разработки [27], но не предоставила никаких подробностей, за исключением целей удвоения пропускной способности DDR4, снижения энергопотребления и публикации стандарта в 2018 году. Стандарт был выпущен 14 июля 2020 года [28].
Помимо DDR, на смену SDR SDRAM предлагалось несколько других технологий памяти.
RDRAM была фирменной технологией, которая конкурировала с DDR. Ее относительно высокая цена и разочаровывающая производительность (из-за высоких задержек и узкого 16-битного канала данных по сравнению с 64-битным каналом DDR) привели к тому, что она проиграла гонку за место преемника SDR SDRAM.
SLDRAM отличалась более высокой производительностью и конкурировала с RDRAM. Она была разработана в конце 1990-х годов консорциумом SLDRAM. Консорциум SLDRAM состоял из около 20 основных производителей DRAM и компьютерной промышленности. (Консорциум SLDRAM был зарегистрирован как SLDRAM Inc., а затем сменил название на Advanced Memory International, Inc.) SLDRAM был открытым стандартом и не требовал лицензионных сборов. Спецификации требовали 64-битной шины, работающей на тактовой частоте 200, 300 или 400 МГц. Это достигается за счет того, что все сигналы находятся на одной линии, что позволяет избежать времени синхронизации нескольких линий. Как и DDR SDRAM , SLDRAM использует шину с двойной накачкой, что дает ей эффективную скорость 400, [29] 600, [30] или 800 МТ/с . (1 МТ/с = 1000^2 передач в секунду)
SLDRAM использовала 11-битную командную шину (10 командных бит CA9:0 плюс одна линия начала команды FLAG) для передачи 40-битных командных пакетов на 4 последовательных фронтах дифференциального командного тактового сигнала (CCLK/CCLK#). В отличие от SDRAM, не было сигналов выбора для каждого чипа; каждому чипу назначался идентификатор при сбросе, а команда содержала идентификатор чипа, который должен был ее обработать. Данные передавались пакетами по 4 или 8 слов по 18-битной (на чип) шине данных с использованием одного из двух дифференциальных тактовых сигналов данных (DCLK0/DCLK0# и DCLK1/DCLK1#). В отличие от стандартного SDRAM, тактовый сигнал генерировался источником данных (чипом SLDRAM в случае операции чтения) и передавался в том же направлении, что и данные, что значительно уменьшало перекос данных. Чтобы избежать необходимости паузы при изменении источника DCLK, каждая команда указывала, какую пару DCLK она будет использовать. [31]
Базовая команда чтения/записи состояла из (начиная с CA9 первого слова):
У отдельных устройств были 8-битные идентификаторы. 9-й бит идентификатора, отправленного в командах, использовался для адресации нескольких устройств. Можно было адресовать любую выровненную группу размером с степень двойки. Если был установлен переданный msbit, все наименее значимые биты вплоть до наименее значимого бита 0 переданного адреса и включительно игнорировались для целей «это адресовано мне?». (Если бит ID8 фактически считается менее значимым, чем ID0, сопоставление одноадресного адреса становится особым случаем этого шаблона.)
Команда чтения/записи очистила msbit:
Заметным упущением в спецификации было отсутствие возможности побайтовой записи; она была разработана для систем с кэшами и памятью ECC , которые всегда записывают данные в кратных строке кэша.
Дополнительные команды (с установленным CMD5) открывали и закрывали строки без передачи данных, выполняли операции обновления, считывали или записывали регистры конфигурации и выполняли другие операции обслуживания. Большинство этих команд поддерживали дополнительный 4-битный под-ID (отправляемый как 5 бит, используя ту же многоадресную кодировку, что и основной ID), который можно было использовать для различения устройств, которым был назначен тот же основной ID, поскольку они были подключены параллельно и всегда считывались/записывались одновременно.
Для управления различными параметрами синхронизации устройства имелось несколько 8-битных регистров управления и 32-битных регистров состояния.
VCM был запатентованным типом SDRAM, разработанным NEC , но выпущенным как открытый стандарт без лицензионных сборов. Он совместим по выводам со стандартным SDRAM, но команды отличаются. Технология была потенциальным конкурентом RDRAM , поскольку VCM был не таким дорогим, как RDRAM. Модуль памяти виртуального канала (VCM) механически и электрически совместим со стандартным SDRAM, поэтому поддержка обоих зависит только от возможностей контроллера памяти . В конце 1990-х годов ряд наборов микросхем северного моста ПК (таких как популярные VIA KX133 и KT133 ) включали поддержку VCSDRAM.
VCM вставляет кэш SRAM из 16 «канальных» буферов, каждый размером в 1/4 строки «сегмента», между строками усилителей считывания банков DRAM и контактами ввода-вывода данных. Команды «предварительной выборки» и «восстановления», уникальные для VCSDRAM, копируют данные между строкой усилителя считывания DRAM и буферами каналов, в то время как эквивалент команд чтения и записи SDRAM указывает номер канала для доступа. Таким образом, чтение и запись могут выполняться независимо от текущего активного состояния массива DRAM, при этом эквивалент четырех полных строк DRAM «открыт» для доступа одновременно. Это улучшение по сравнению с двумя открытыми строками, возможными в стандартной двухбанковой SDRAM. (На самом деле для некоторых операций используется 17-й «фиктивный канал».)
Для чтения из VCSDRAM после активной команды требуется команда "prefetch" для копирования данных из массива усилителя считывания в канал SDRAM. Эта команда указывает банк, два бита адреса столбца (для выбора сегмента строки) и четыре бита номера канала. После выполнения этого массив DRAM может быть предварительно заряжен, в то время как команды чтения в буфер канала продолжаются. Для записи сначала данные записываются в буфер канала (обычно предварительно инициализируемый с помощью команды Prefetch), затем команда восстановления с теми же параметрами, что и у команды prefetch, копирует сегмент данных из канала в массив усилителя считывания.
В отличие от обычной записи SDRAM, которая должна быть выполнена в активную (открытую) строку, банк VCSDRAM должен быть предварительно заряжен (закрыт) при выдаче команды восстановления. Активная команда сразу после команды восстановления указывает строку DRAM, завершающую запись в массив DRAM. Кроме того, есть 17-й «фиктивный канал», который позволяет выполнять запись в текущую открытую строку. Он не может быть прочитан, но может быть предварительно выбран, записан и восстановлен в массив усилителя считывания. [32] [33]
Хотя обычно сегмент восстанавливается по тому же адресу памяти, с которого он был предварительно выбран, буферы каналов также могут использоваться для очень эффективного копирования или очистки больших выровненных блоков памяти. (Использование сегментов в четверть строки обусловлено тем фактом, что ячейки DRAM уже ячеек SRAM.) Биты SRAM спроектированы так, чтобы иметь ширину в четыре бита DRAM, и удобно подключены к одному из четырех битов DRAM, которые они охватывают.) Дополнительные команды предварительно выбирают пару сегментов для пары каналов, а дополнительная команда объединяет предварительную выборку, чтение и предварительную зарядку для снижения накладных расходов случайного чтения.
Выше приведены команды, стандартизированные JEDEC. Более ранние чипы не поддерживали фиктивный канал или предварительную выборку пар и использовали другую кодировку для предварительной зарядки.
13-битная адресная шина, как показано здесь, подходит для устройства до 128 Мбит [6] . Она имеет два банка, каждый из которых содержит 8192 строки и 8192 столбца. Таким образом, адреса строк составляют 13 бит, адреса сегментов составляют два бита, а для выбора одного байта из 2048 бит (256 байт) в сегменте требуется восемь бит адреса столбца.
Синхронная графическая память (SGRAM) — это специализированная форма SDRAM для графических адаптеров. Она предназначена для задач, связанных с графикой, таких как текстурная память и кадровые буферы , которые можно найти на видеокартах . Она добавляет такие функции, как битовая маскировка (запись в указанную битовую плоскость без влияния на другие) и блочная запись (заполнение блока памяти одним цветом). В отличие от VRAM и WRAM , SGRAM является однопортовой. Однако она может открывать две страницы памяти одновременно, что имитирует двухпортовую природу других технологий видеопамяти.
Самые ранние известные SGRAM-память — это чипы объёмом 8 Мбит [6], выпущенные в 1994 году: Hitachi HM5283206, представленный в ноябре 1994 года, [34] и NEC μPD481850, представленный в декабре 1994 года. [35] Самым ранним известным коммерческим устройством, использующим SGRAM, является игровая консоль Sony PlayStation (PS) , начиная с японской модели SCPH-5000 , выпущенной в декабре 1995 года, использующей чип NEC μPD481850. [36] [37]
Graphics double data rate SDRAM ( GDDR SDRAM ) — это тип специализированной DDR SDRAM, предназначенной для использования в качестве основной памяти графических процессоров (GPU). GDDR SDRAM отличается от товарных типов DDR SDRAM, таких как DDR3, хотя они разделяют некоторые основные технологии. Их основными характеристиками являются более высокие тактовые частоты как для ядра DRAM, так и для интерфейса ввода-вывода, что обеспечивает большую пропускную способность памяти для GPU. По состоянию на 2023 год существует восемь последовательных поколений GDDR: GDDR2 , GDDR3 , GDDR4 , GDDR5 , GDDR5X , GDDR6 , GDDR6X и GDDR6W .
GDDR изначально была известна как DDR SGRAM. Она была коммерчески представлена как 16 Мбит [6] чип памяти компанией Samsung Electronics в 1998 году. [38]
High Bandwidth Memory (HBM) — это высокопроизводительный интерфейс RAM для 3D-stacked SDRAM от Samsung , AMD и SK Hynix . Он предназначен для использования в сочетании с высокопроизводительными графическими ускорителями и сетевыми устройствами. [39] Первый чип памяти HBM был выпущен SK Hynix в 2013 году. [40]
Первая коммерческая синхронная DRAM, Samsung 16-Mbit KM48SL2000, использует однобанковую архитектуру, которая позволяет разработчикам систем легко переходить от асинхронных к синхронным системам.
{{cite news}}: CS1 maint: unfit URL (link)